This is an archive of the discontinued LLVM Phabricator instance.

Differential D155150

[RISCV] Lower VP_CTLZ_ZERO_UNDEF/VP_CTTZ_ZERO_UNDEF/VP_CTLZ by converting to FP and extracting the exponent.
ClosedPublic

Authored by liaolucy on Jul 12 2023, 8:59 PM.

Details

Reviewers
craig.topper
frasercrmck
fakepaper56
Commits
rG65ffcc099c7f: [RISCV] Lower VP_CTLZ_ZERO_UNDEF/VP_CTTZ_ZERO_UNDEF/VP_CTLZ by converting to FP…
Summary

D111904, D141585 made RISC-V customized lower vector ISD::CTLZ_ZERO_UNDEF/CTTZ_ZERO_UNDEF/CTLZ
by converting to float and using the float result.

Perhaps VP_CTLZ_ZERO_UNDEF/VP_CTTZ_ZERO_UNDEF/VP_CTLZ could use the similar feature.

Diff Detail

Event Timeline

liaolucy created this revision.Jul 12 2023, 8:59 PM
Herald added a project: Restricted Project. · View Herald TranscriptJul 12 2023, 8:59 PM
Herald added subscribers: jobnoorman, luke, VincentWu and 27 others. · View Herald Transcript
liaolucy requested review of this revision.Jul 12 2023, 8:59 PM
Herald added a project: Restricted Project. · View Herald TranscriptJul 12 2023, 8:59 PM
Herald added subscribers: llvm-commits, wangpc, eopXD, MaskRay. · View Herald Transcript
Harbormaster completed remote builds in B244983: Diff 539837.Jul 12 2023, 10:40 PM
craig.topper added inline comments.Jul 14 2023, 10:28 AM
llvm/lib/Target/RISCV/RISCVISelLowering.cpp
4328–4331

We should skip creating the non-VP node this node if it's a VPOpcode

4373

Can we use DAG.getVPZExtOrTrunc

4381–4382

Don't create this new if its a VP opcode

craig.topper added inline comments.Jul 14 2023, 7:11 PM
llvm/lib/Target/RISCV/RISCVISelLowering.cpp
4381–4382

That should have said "Don't create this node"

liaolucy updated this revision to Diff 541316.Jul 17 2023, 9:50 PM

1.skip creating the non-VP node this node if it's a VPOpcode
2.use DAG.getVPZExtOrTrunc
3.rebase
Thanks

craig.topper accepted this revision.Jul 17 2023, 11:20 PM

LGTM

This revision is now accepted and ready to land.Jul 17 2023, 11:20 PM
This revision was landed with ongoing or failed builds.Jul 18 2023, 12:26 AM
Closed by commit rG65ffcc099c7f: [RISCV] Lower VP_CTLZ_ZERO_UNDEF/VP_CTTZ_ZERO_UNDEF/VP_CTLZ by converting to FP… (authored by liaolucy). · Explain Why
This revision was automatically updated to reflect the committed changes.
liaolucy added a commit: rG65ffcc099c7f: [RISCV] Lower VP_CTLZ_ZERO_UNDEF/VP_CTTZ_ZERO_UNDEF/VP_CTLZ by converting to FP….
Harbormaster completed remote builds in B246067: Diff 541316.Jul 18 2023, 1:24 AM

Revision Contents

PathSize
llvm/
lib/
Target/
RISCV/
76 lines
test/
CodeGen/
RISCV/
rvv/
7592 lines
3892 lines

Diff 541351

llvm/lib/Target/RISCV/RISCVISelLowering.cpp

  • This file is larger than 256 KB, so syntax highlighting is disabled by default.
Show First 20 Lines • Show All 759 Lines • ▼ Show 20 Lines for (MVT VT : IntVecVTs) {
setOperationAction({ISD::VP_CTLZ, ISD::VP_CTLZ_ZERO_UNDEF, ISD::VP_CTTZ, setOperationAction({ISD::VP_CTLZ, ISD::VP_CTLZ_ZERO_UNDEF, ISD::VP_CTTZ,
ISD::VP_CTTZ_ZERO_UNDEF, ISD::VP_CTPOP}, ISD::VP_CTTZ_ZERO_UNDEF, ISD::VP_CTPOP},
VT, Expand); VT, Expand);
// Lower CTLZ_ZERO_UNDEF and CTTZ_ZERO_UNDEF if element of VT in the // Lower CTLZ_ZERO_UNDEF and CTTZ_ZERO_UNDEF if element of VT in the
// range of f32. // range of f32.
EVT FloatVT = MVT::getVectorVT(MVT::f32, VT.getVectorElementCount()); EVT FloatVT = MVT::getVectorVT(MVT::f32, VT.getVectorElementCount());
if (isTypeLegal(FloatVT)) { if (isTypeLegal(FloatVT)) {
setOperationAction( setOperationAction({ISD::CTLZ, ISD::CTLZ_ZERO_UNDEF,
{ISD::CTLZ, ISD::CTLZ_ZERO_UNDEF, ISD::CTTZ_ZERO_UNDEF}, VT, ISD::CTTZ_ZERO_UNDEF, ISD::VP_CTLZ,
Custom); ISD::VP_CTLZ_ZERO_UNDEF, ISD::VP_CTTZ_ZERO_UNDEF},
VT, Custom);
} }
} }
} }
// Expand various CCs to best match the RVV ISA, which natively supports UNE // Expand various CCs to best match the RVV ISA, which natively supports UNE
// but no other unordered comparisons, and supports all ordered comparisons // but no other unordered comparisons, and supports all ordered comparisons
// except ONE. Additionally, we expand GT,OGT,GE,OGE for optimization // except ONE. Additionally, we expand GT,OGT,GE,OGE for optimization
// purposes; they are expanded to their swapped-operand CCs (LT,OLT,LE,OLE), // purposes; they are expanded to their swapped-operand CCs (LT,OLT,LE,OLE),
▲ Show 20 Lines • Show All 3,501 Lines • ▼ Show 20 Lines
// the exponent. // the exponent.
SDValue SDValue
RISCVTargetLowering::lowerCTLZ_CTTZ_ZERO_UNDEF(SDValue Op, RISCVTargetLowering::lowerCTLZ_CTTZ_ZERO_UNDEF(SDValue Op,
SelectionDAG &DAG) const { SelectionDAG &DAG) const {
MVT VT = Op.getSimpleValueType(); MVT VT = Op.getSimpleValueType();
unsigned EltSize = VT.getScalarSizeInBits(); unsigned EltSize = VT.getScalarSizeInBits();
SDValue Src = Op.getOperand(0); SDValue Src = Op.getOperand(0);
SDLoc DL(Op); SDLoc DL(Op);
MVT ContainerVT = VT;
SDValue Mask, VL;
if (Op->isVPOpcode()) {
Mask = Op.getOperand(1);
if (VT.isFixedLengthVector())
Mask = convertToScalableVector(getMaskTypeFor(ContainerVT), Mask, DAG,
Subtarget);
VL = Op.getOperand(2);
}
// We choose FP type that can represent the value if possible. Otherwise, we // We choose FP type that can represent the value if possible. Otherwise, we
// use rounding to zero conversion for correct exponent of the result. // use rounding to zero conversion for correct exponent of the result.
// TODO: Use f16 for i8 when possible? // TODO: Use f16 for i8 when possible?
MVT FloatEltVT = (EltSize >= 32) ? MVT::f64 : MVT::f32; MVT FloatEltVT = (EltSize >= 32) ? MVT::f64 : MVT::f32;
if (!isTypeLegal(MVT::getVectorVT(FloatEltVT, VT.getVectorElementCount()))) if (!isTypeLegal(MVT::getVectorVT(FloatEltVT, VT.getVectorElementCount())))
FloatEltVT = MVT::f32; FloatEltVT = MVT::f32;
MVT FloatVT = MVT::getVectorVT(FloatEltVT, VT.getVectorElementCount()); MVT FloatVT = MVT::getVectorVT(FloatEltVT, VT.getVectorElementCount());
// Legal types should have been checked in the RISCVTargetLowering // Legal types should have been checked in the RISCVTargetLowering
// constructor. // constructor.
// TODO: Splitting may make sense in some cases. // TODO: Splitting may make sense in some cases.
assert(DAG.getTargetLoweringInfo().isTypeLegal(FloatVT) && assert(DAG.getTargetLoweringInfo().isTypeLegal(FloatVT) &&
"Expected legal float type!"); "Expected legal float type!");
// For CTTZ_ZERO_UNDEF, we need to extract the lowest set bit using X & -X. // For CTTZ_ZERO_UNDEF, we need to extract the lowest set bit using X & -X.
// The trailing zero count is equal to log2 of this single bit value. // The trailing zero count is equal to log2 of this single bit value.
if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF) { if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF) {
SDValue Neg = DAG.getNegative(Src, DL, VT); SDValue Neg = DAG.getNegative(Src, DL, VT);
Src = DAG.getNode(ISD::AND, DL, VT, Src, Neg); Src = DAG.getNode(ISD::AND, DL, VT, Src, Neg);
} else if (Op.getOpcode() == ISD::VP_CTTZ_ZERO_UNDEF) {
SDValue Neg = DAG.getNode(ISD::VP_SUB, DL, VT, DAG.getConstant(0, DL, VT),
Src, Mask, VL);
Src = DAG.getNode(ISD::VP_AND, DL, VT, Src, Neg, Mask, VL);
} }
// We have a legal FP type, convert to it. // We have a legal FP type, convert to it.
SDValue FloatVal; SDValue FloatVal;
if (FloatVT.bitsGT(VT)) { if (FloatVT.bitsGT(VT)) {
if (Op->isVPOpcode())
FloatVal = DAG.getNode(ISD::VP_UINT_TO_FP, DL, FloatVT, Src, Mask, VL);
else
FloatVal = DAG.getNode(ISD::UINT_TO_FP, DL, FloatVT, Src); FloatVal = DAG.getNode(ISD::UINT_TO_FP, DL, FloatVT, Src);
craig.topperUnsubmitted
Not Done
ReplyInline Actions

We should skip creating the non-VP node this node if it's a VPOpcode

craig.topper: We should skip creating the non-VP node this node if it's a VPOpcode
} else { } else {
// Use RTZ to avoid rounding influencing exponent of FloatVal. // Use RTZ to avoid rounding influencing exponent of FloatVal.
MVT ContainerVT = VT;
if (VT.isFixedLengthVector()) { if (VT.isFixedLengthVector()) {
ContainerVT = getContainerForFixedLengthVector(VT); ContainerVT = getContainerForFixedLengthVector(VT);
Src = convertToScalableVector(ContainerVT, Src, DAG, Subtarget); Src = convertToScalableVector(ContainerVT, Src, DAG, Subtarget);
} }
if (!Op->isVPOpcode())
auto [Mask, VL] = getDefaultVLOps(VT, ContainerVT, DL, DAG, Subtarget); std::tie(Mask, VL) = getDefaultVLOps(VT, ContainerVT, DL, DAG, Subtarget);
SDValue RTZRM = SDValue RTZRM =
DAG.getTargetConstant(RISCVFPRndMode::RTZ, DL, Subtarget.getXLenVT()); DAG.getTargetConstant(RISCVFPRndMode::RTZ, DL, Subtarget.getXLenVT());
MVT ContainerFloatVT = MVT ContainerFloatVT =
MVT::getVectorVT(FloatEltVT, ContainerVT.getVectorElementCount()); MVT::getVectorVT(FloatEltVT, ContainerVT.getVectorElementCount());
FloatVal = DAG.getNode(RISCVISD::VFCVT_RM_F_XU_VL, DL, ContainerFloatVT, FloatVal = DAG.getNode(RISCVISD::VFCVT_RM_F_XU_VL, DL, ContainerFloatVT,
Src, Mask, RTZRM, VL); Src, Mask, RTZRM, VL);
if (VT.isFixedLengthVector()) if (VT.isFixedLengthVector())
FloatVal = convertFromScalableVector(FloatVT, FloatVal, DAG, Subtarget); FloatVal = convertFromScalableVector(FloatVT, FloatVal, DAG, Subtarget);
} }
// Bitcast to integer and shift the exponent to the LSB. // Bitcast to integer and shift the exponent to the LSB.
EVT IntVT = FloatVT.changeVectorElementTypeToInteger(); EVT IntVT = FloatVT.changeVectorElementTypeToInteger();
SDValue Bitcast = DAG.getBitcast(IntVT, FloatVal); SDValue Bitcast = DAG.getBitcast(IntVT, FloatVal);
unsigned ShiftAmt = FloatEltVT == MVT::f64 ? 52 : 23; unsigned ShiftAmt = FloatEltVT == MVT::f64 ? 52 : 23;
SDValue Exp = DAG.getNode(ISD::SRL, DL, IntVT, Bitcast,
DAG.getConstant(ShiftAmt, DL, IntVT)); SDValue Exp;
// Restore back to original type. Truncation after SRL is to generate vnsrl. // Restore back to original type. Truncation after SRL is to generate vnsrl.
if (Op->isVPOpcode()) {
Exp = DAG.getNode(ISD::VP_LSHR, DL, IntVT, Bitcast,
DAG.getConstant(ShiftAmt, DL, IntVT), Mask, VL);
Exp = DAG.getVPZExtOrTrunc(DL, VT, Exp, Mask, VL);
} else {
Exp = DAG.getNode(ISD::SRL, DL, IntVT, Bitcast,
DAG.getConstant(ShiftAmt, DL, IntVT));
if (IntVT.bitsLT(VT)) if (IntVT.bitsLT(VT))
Exp = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Exp); Exp = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Exp);
else if (IntVT.bitsGT(VT)) else if (IntVT.bitsGT(VT))
Exp = DAG.getNode(ISD::TRUNCATE, DL, VT, Exp); Exp = DAG.getNode(ISD::TRUNCATE, DL, VT, Exp);
}
// The exponent contains log2 of the value in biased form. // The exponent contains log2 of the value in biased form.
unsigned ExponentBias = FloatEltVT == MVT::f64 ? 1023 : 127; unsigned ExponentBias = FloatEltVT == MVT::f64 ? 1023 : 127;
// For trailing zeros, we just need to subtract the bias. // For trailing zeros, we just need to subtract the bias.
if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF) if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF)
return DAG.getNode(ISD::SUB, DL, VT, Exp, return DAG.getNode(ISD::SUB, DL, VT, Exp,
craig.topperUnsubmitted
Not Done
ReplyInline Actions

Can we use DAG.getVPZExtOrTrunc

craig.topper: Can we use DAG.getVPZExtOrTrunc
DAG.getConstant(ExponentBias, DL, VT)); DAG.getConstant(ExponentBias, DL, VT));
if (Op.getOpcode() == ISD::VP_CTTZ_ZERO_UNDEF)
return DAG.getNode(ISD::VP_SUB, DL, VT, Exp,
DAG.getConstant(ExponentBias, DL, VT), Mask, VL);
// For leading zeros, we need to remove the bias and convert from log2 to // For leading zeros, we need to remove the bias and convert from log2 to
// leading zeros. We can do this by subtracting from (Bias + (EltSize - 1)). // leading zeros. We can do this by subtracting from (Bias + (EltSize - 1)).
unsigned Adjust = ExponentBias + (EltSize - 1); unsigned Adjust = ExponentBias + (EltSize - 1);
SDValue Res = SDValue Res;
craig.topperUnsubmitted
Not Done
ReplyInline Actions

Don't create this new if its a VP opcode

craig.topper: Don't create this new if its a VP opcode
craig.topperUnsubmitted
Not Done
ReplyInline Actions

That should have said "Don't create this node"

craig.topper: That should have said "Don't create this node"
DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(Adjust, DL, VT), Exp); if (Op->isVPOpcode())
Res = DAG.getNode(ISD::VP_SUB, DL, VT, DAG.getConstant(Adjust, DL, VT), Exp,
Mask, VL);
else
Res = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(Adjust, DL, VT), Exp);
// The above result with zero input equals to Adjust which is greater than // The above result with zero input equals to Adjust which is greater than
// EltSize. Hence, we can do min(Res, EltSize) for CTLZ. // EltSize. Hence, we can do min(Res, EltSize) for CTLZ.
if (Op.getOpcode() == ISD::CTLZ) if (Op.getOpcode() == ISD::CTLZ)
Res = DAG.getNode(ISD::UMIN, DL, VT, Res, DAG.getConstant(EltSize, DL, VT)); Res = DAG.getNode(ISD::UMIN, DL, VT, Res, DAG.getConstant(EltSize, DL, VT));
else if (Op.getOpcode() == ISD::VP_CTLZ)
Res = DAG.getNode(ISD::VP_UMIN, DL, VT, Res,
DAG.getConstant(EltSize, DL, VT), Mask, VL);
return Res; return Res;
} }
// While RVV has alignment restrictions, we should always be able to load as a // While RVV has alignment restrictions, we should always be able to load as a
// legal equivalently-sized byte-typed vector instead. This method is // legal equivalently-sized byte-typed vector instead. This method is
// responsible for re-expressing a ISD::LOAD via a correctly-aligned type. If // responsible for re-expressing a ISD::LOAD via a correctly-aligned type. If
// the load is already correctly-aligned, it returns SDValue(). // the load is already correctly-aligned, it returns SDValue().
SDValue RISCVTargetLowering::expandUnalignedRVVLoad(SDValue Op, SDValue RISCVTargetLowering::expandUnalignedRVVLoad(SDValue Op,
▲ Show 20 Lines • Show All 1,067 Lines • ▼ Show 20 LinesSDValue RISCVTargetLowering::LowerOperation(SDValue Op,
case ISD::VP_UMAX: case ISD::VP_UMAX:
return lowerVPOp(Op, DAG, RISCVISD::UMAX_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::UMAX_VL, /*HasMergeOp*/ true);
case ISD::VP_BITREVERSE: case ISD::VP_BITREVERSE:
return lowerVPOp(Op, DAG, RISCVISD::BITREVERSE_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::BITREVERSE_VL, /*HasMergeOp*/ true);
case ISD::VP_BSWAP: case ISD::VP_BSWAP:
return lowerVPOp(Op, DAG, RISCVISD::BSWAP_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::BSWAP_VL, /*HasMergeOp*/ true);
case ISD::VP_CTLZ: case ISD::VP_CTLZ:
case ISD::VP_CTLZ_ZERO_UNDEF: case ISD::VP_CTLZ_ZERO_UNDEF:
if (Subtarget.hasStdExtZvbb())
return lowerVPOp(Op, DAG, RISCVISD::CTLZ_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::CTLZ_VL, /*HasMergeOp*/ true);
return lowerCTLZ_CTTZ_ZERO_UNDEF(Op, DAG);
case ISD::VP_CTTZ: case ISD::VP_CTTZ:
case ISD::VP_CTTZ_ZERO_UNDEF: case ISD::VP_CTTZ_ZERO_UNDEF:
if (Subtarget.hasStdExtZvbb())
return lowerVPOp(Op, DAG, RISCVISD::CTTZ_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::CTTZ_VL, /*HasMergeOp*/ true);
return lowerCTLZ_CTTZ_ZERO_UNDEF(Op, DAG);
case ISD::VP_CTPOP: case ISD::VP_CTPOP:
return lowerVPOp(Op, DAG, RISCVISD::CTPOP_VL, /*HasMergeOp*/ true); return lowerVPOp(Op, DAG, RISCVISD::CTPOP_VL, /*HasMergeOp*/ true);
case ISD::EXPERIMENTAL_VP_STRIDED_LOAD: case ISD::EXPERIMENTAL_VP_STRIDED_LOAD:
return lowerVPStridedLoad(Op, DAG); return lowerVPStridedLoad(Op, DAG);
case ISD::EXPERIMENTAL_VP_STRIDED_STORE: case ISD::EXPERIMENTAL_VP_STRIDED_STORE:
return lowerVPStridedStore(Op, DAG); return lowerVPStridedStore(Op, DAG);
case ISD::VP_FCEIL: case ISD::VP_FCEIL:
case ISD::VP_FFLOOR: case ISD::VP_FFLOOR:
▲ Show 20 Lines • Show All 11,999 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/ctlz-vp.ll

  • This file is larger than 256 KB, so syntax highlighting is disabled by default.
; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -mtriple=riscv32 -mattr=+d,+zfh,+experimental-zvfh,+v,+m -target-abi=ilp32d \ ; RUN: llc -mtriple=riscv32 -mattr=+d,+zfh,+experimental-zvfh,+v,+m -target-abi=ilp32d \
; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV32 ; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV32
; RUN: llc -mtriple=riscv64 -mattr=+d,+zfh,+experimental-zvfh,+v,+m -target-abi=lp64d \ ; RUN: llc -mtriple=riscv64 -mattr=+d,+zfh,+experimental-zvfh,+v,+m -target-abi=lp64d \
; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV64 ; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK,RV64
; RUN: llc -mtriple=riscv32 -mattr=+v,+experimental-zvbb,+m -target-abi=ilp32d \ ; RUN: llc -mtriple=riscv32 -mattr=+v,+experimental-zvbb,+m -target-abi=ilp32d \
; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK-ZVBB ; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK-ZVBB
; RUN: llc -mtriple=riscv64 -mattr=+v,+experimental-zvbb,+m -target-abi=lp64d \ ; RUN: llc -mtriple=riscv64 -mattr=+v,+experimental-zvbb,+m -target-abi=lp64d \
; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK-ZVBB ; RUN: -verify-machineinstrs < %s | FileCheck %s --check-prefixes=CHECK-ZVBB
declare <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8>, i1 immarg, <vscale x 1 x i1>, i32) declare <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8>, i1 immarg, <vscale x 1 x i1>, i32)
define <vscale x 1 x i8> @vp_ctlz_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_ctlz_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv1i8: ; CHECK-LABEL: vp_ctlz_nxv1i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i8: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
define <vscale x 1 x i8> @vp_ctlz_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_ctlz_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv1i8_unmasked: ; CHECK-LABEL: vp_ctlz_nxv1i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vminu.vx v8, v8, a0
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
declare <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8>, i1 immarg, <vscale x 2 x i1>, i32) declare <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8>, i1 immarg, <vscale x 2 x i1>, i32)
define <vscale x 2 x i8> @vp_ctlz_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_ctlz_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv2i8: ; CHECK-LABEL: vp_ctlz_nxv2i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i8: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
define <vscale x 2 x i8> @vp_ctlz_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_ctlz_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv2i8_unmasked: ; CHECK-LABEL: vp_ctlz_nxv2i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vminu.vx v8, v8, a0
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
declare <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8>, i1 immarg, <vscale x 4 x i1>, i32) declare <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8>, i1 immarg, <vscale x 4 x i1>, i32)
define <vscale x 4 x i8> @vp_ctlz_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_ctlz_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv4i8: ; CHECK-LABEL: vp_ctlz_nxv4i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v10, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i8: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
define <vscale x 4 x i8> @vp_ctlz_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_ctlz_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv4i8_unmasked: ; CHECK-LABEL: vp_ctlz_nxv4i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vminu.vx v8, v8, a0
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
declare <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8>, i1 immarg, <vscale x 8 x i1>, i32) declare <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8>, i1 immarg, <vscale x 8 x i1>, i32)
define <vscale x 8 x i8> @vp_ctlz_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_ctlz_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv8i8: ; CHECK-LABEL: vp_ctlz_nxv8i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v10, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v12, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i8: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
define <vscale x 8 x i8> @vp_ctlz_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_ctlz_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv8i8_unmasked: ; CHECK-LABEL: vp_ctlz_nxv8i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v10, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v10, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v10, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vminu.vx v8, v8, a0
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
declare <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8>, i1 immarg, <vscale x 16 x i1>, i32) declare <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8>, i1 immarg, <vscale x 16 x i1>, i32)
define <vscale x 16 x i8> @vp_ctlz_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_ctlz_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv16i8: ; CHECK-LABEL: vp_ctlz_nxv16i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v12, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v16, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v10, v10, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vx v10, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v10, v8, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v10, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i8: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i8> %v ret <vscale x 16 x i8> %v
} }
define <vscale x 16 x i8> @vp_ctlz_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_ctlz_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_nxv16i8_unmasked: ; CHECK-LABEL: vp_ctlz_nxv16i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vzext.vf2 v12, v8
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12
; CHECK-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: vnsrl.wi v12, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v12, a0
; CHECK-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: li a0, 8
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vminu.vx v8, v8, a0
; CHECK-NEXT: vand.vx v10, v10, a0
; CHECK-NEXT: vsub.vv v8, v8, v10
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v10, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v10, v8
; CHECK-NEXT: vsrl.vi v10, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v10
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
▲ Show 20 Lines • Show All 144 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer %m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer
%v = call <vscale x 64 x i8> @llvm.vp.ctlz.nxv64i8(<vscale x 64 x i8> %va, i1 false, <vscale x 64 x i1> %m, i32 %evl) %v = call <vscale x 64 x i8> @llvm.vp.ctlz.nxv64i8(<vscale x 64 x i8> %va, i1 false, <vscale x 64 x i1> %m, i32 %evl)
ret <vscale x 64 x i8> %v ret <vscale x 64 x i8> %v
} }
declare <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16>, i1 immarg, <vscale x 1 x i1>, i32) declare <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16>, i1 immarg, <vscale x 1 x i1>, i32)
define <vscale x 1 x i16> @vp_ctlz_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_ctlz_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i16: ; CHECK-LABEL: vp_ctlz_nxv1i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i16: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
define <vscale x 1 x i16> @vp_ctlz_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_ctlz_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i16_unmasked: ; CHECK-LABEL: vp_ctlz_nxv1i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
declare <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16>, i1 immarg, <vscale x 2 x i1>, i32) declare <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16>, i1 immarg, <vscale x 2 x i1>, i32)
define <vscale x 2 x i16> @vp_ctlz_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_ctlz_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i16: ; CHECK-LABEL: vp_ctlz_nxv2i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i16: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
define <vscale x 2 x i16> @vp_ctlz_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_ctlz_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i16_unmasked: ; CHECK-LABEL: vp_ctlz_nxv2i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
declare <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16>, i1 immarg, <vscale x 4 x i1>, i32) declare <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16>, i1 immarg, <vscale x 4 x i1>, i32)
define <vscale x 4 x i16> @vp_ctlz_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_ctlz_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i16: ; CHECK-LABEL: vp_ctlz_nxv4i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v10, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i16: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
define <vscale x 4 x i16> @vp_ctlz_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_ctlz_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i16_unmasked: ; CHECK-LABEL: vp_ctlz_nxv4i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
declare <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16>, i1 immarg, <vscale x 8 x i1>, i32) declare <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16>, i1 immarg, <vscale x 8 x i1>, i32)
define <vscale x 8 x i16> @vp_ctlz_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_ctlz_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i16: ; CHECK-LABEL: vp_ctlz_nxv8i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v12, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i16: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
define <vscale x 8 x i16> @vp_ctlz_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_ctlz_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i16_unmasked: ; CHECK-LABEL: vp_ctlz_nxv8i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; RV32-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v10, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
declare <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16>, i1 immarg, <vscale x 16 x i1>, i32) declare <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16>, i1 immarg, <vscale x 16 x i1>, i32)
define <vscale x 16 x i16> @vp_ctlz_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_ctlz_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i16: ; CHECK-LABEL: vp_ctlz_nxv16i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v16, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i16: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i16> %v ret <vscale x 16 x i16> %v
} }
define <vscale x 16 x i16> @vp_ctlz_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_ctlz_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i16_unmasked: ; CHECK-LABEL: vp_ctlz_nxv16i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; RV32-NEXT: vsrl.vi v12, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v12, v8, 4 ; CHECK-NEXT: li a0, 16
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v12, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
▲ Show 20 Lines • Show All 155 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer %m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer
%v = call <vscale x 32 x i16> @llvm.vp.ctlz.nxv32i16(<vscale x 32 x i16> %va, i1 false, <vscale x 32 x i1> %m, i32 %evl) %v = call <vscale x 32 x i16> @llvm.vp.ctlz.nxv32i16(<vscale x 32 x i16> %va, i1 false, <vscale x 32 x i1> %m, i32 %evl)
ret <vscale x 32 x i16> %v ret <vscale x 32 x i16> %v
} }
declare <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32>, i1 immarg, <vscale x 1 x i1>, i32) declare <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32>, i1 immarg, <vscale x 1 x i1>, i32)
define <vscale x 1 x i32> @vp_ctlz_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_ctlz_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i32: ; CHECK-LABEL: vp_ctlz_nxv1i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m1, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vx v8, v9, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i32: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
define <vscale x 1 x i32> @vp_ctlz_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_ctlz_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i32_unmasked: ; CHECK-LABEL: vp_ctlz_nxv1i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v9, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v9, v8, 8 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
declare <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32>, i1 immarg, <vscale x 2 x i1>, i32) declare <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32>, i1 immarg, <vscale x 2 x i1>, i32)
define <vscale x 2 x i32> @vp_ctlz_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_ctlz_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i32: ; CHECK-LABEL: vp_ctlz_nxv2i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vx v8, v10, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vrsub.vx v8, v10, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i32: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
define <vscale x 2 x i32> @vp_ctlz_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_ctlz_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i32_unmasked: ; CHECK-LABEL: vp_ctlz_nxv2i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v10, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v9, v8, 8 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
declare <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32>, i1 immarg, <vscale x 4 x i1>, i32) declare <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32>, i1 immarg, <vscale x 4 x i1>, i32)
define <vscale x 4 x i32> @vp_ctlz_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_ctlz_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i32: ; CHECK-LABEL: vp_ctlz_nxv4i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m4, ta, ma
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsrl.vx v8, v12, a0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vrsub.vx v8, v12, a0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i32: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
define <vscale x 4 x i32> @vp_ctlz_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_ctlz_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i32_unmasked: ; CHECK-LABEL: vp_ctlz_nxv4i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v12, a0
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v10, v8, 8 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 16
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
declare <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32>, i1 immarg, <vscale x 8 x i1>, i32) declare <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32>, i1 immarg, <vscale x 8 x i1>, i32)
define <vscale x 8 x i32> @vp_ctlz_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_ctlz_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i32: ; CHECK-LABEL: vp_ctlz_nxv8i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsrl.vx v8, v16, a0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vrsub.vx v8, v16, a0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i32: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
define <vscale x 8 x i32> @vp_ctlz_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_ctlz_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i32_unmasked: ; CHECK-LABEL: vp_ctlz_nxv8i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v16, a0
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v12, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v12, v8, 8 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 16
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
declare <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32>, i1 immarg, <vscale x 16 x i1>, i32) declare <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32>, i1 immarg, <vscale x 16 x i1>, i32)
define <vscale x 16 x i32> @vp_ctlz_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_ctlz_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i32: ; CHECK-LABEL: vp_ctlz_nxv16i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: li a0, 158
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: fsrm a1
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v16, v16, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i32: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
define <vscale x 16 x i32> @vp_ctlz_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_ctlz_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i32_unmasked: ; CHECK-LABEL: vp_ctlz_nxv16i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: vsrl.vi v16, v8, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 2 ; CHECK-NEXT: vsrl.vi v8, v8, 23
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: li a0, 158
; RV32-NEXT: vsrl.vi v16, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: li a0, 32
; RV32-NEXT: vsrl.vi v16, v8, 8 ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: vsrl.vi v16, v8, 16 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v16, v16, a0
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
declare <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32) declare <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32)
define <vscale x 1 x i64> @vp_ctlz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_ctlz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i64: ; CHECK-LABEL: vp_ctlz_nxv1i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v9, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
define <vscale x 1 x i64> @vp_ctlz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_ctlz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv1i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv1i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v9, v8, a0
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv1i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
declare <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32) declare <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32)
define <vscale x 2 x i64> @vp_ctlz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_ctlz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i64: ; CHECK-LABEL: vp_ctlz_nxv2i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v10, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
define <vscale x 2 x i64> @vp_ctlz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_ctlz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv2i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv2i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 16
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v10, v8, a0
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv2i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
declare <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32) declare <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32)
define <vscale x 4 x i64> @vp_ctlz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_ctlz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i64: ; CHECK-LABEL: vp_ctlz_nxv4i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v12, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
define <vscale x 4 x i64> @vp_ctlz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_ctlz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv4i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv4i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 16
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v12, v8, a0
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv4i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
declare <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32) declare <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32)
define <vscale x 7 x i64> @vp_ctlz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_ctlz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv7i64: ; CHECK-LABEL: vp_ctlz_nxv7i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv7i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv7i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv7i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
define <vscale x 7 x i64> @vp_ctlz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_ctlz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv7i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv7i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv7i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv7i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv7i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer %m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
declare <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32) declare <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32)
define <vscale x 8 x i64> @vp_ctlz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_ctlz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i64: ; CHECK-LABEL: vp_ctlz_nxv8i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
define <vscale x 8 x i64> @vp_ctlz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_ctlz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv8i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a0, 64
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vminu.vx v8, v8, a0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv8i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv8i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
declare <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32) declare <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32)
define <vscale x 16 x i64> @vp_ctlz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_ctlz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i64: ; CHECK-LABEL: vp_ctlz_nxv16i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: vmv1r.v v24, v0
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: srli a2, a1, 3
; RV32-NEXT: li a2, 40 ; CHECK-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: mul a1, a1, a2 ; CHECK-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: vmv1r.v v1, v0 ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: srli a2, a1, 3 ; CHECK-NEXT: fsrmi a3, 1
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-NEXT: vfcvt.f.xu.v v16, v16, v0.t
; RV32-NEXT: lui a2, 349525 ; CHECK-NEXT: fsrm a3
; RV32-NEXT: addi a2, a2, 1365 ; CHECK-NEXT: li a2, 52
; RV32-NEXT: sw a2, 44(sp) ; CHECK-NEXT: vsrl.vx v16, v16, a2, v0.t
; RV32-NEXT: sw a2, 40(sp) ; CHECK-NEXT: li a3, 1086
; RV32-NEXT: lui a2, 209715 ; CHECK-NEXT: vrsub.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a2, a2, 819 ; CHECK-NEXT: li a4, 64
; RV32-NEXT: sw a2, 36(sp) ; CHECK-NEXT: vminu.vx v16, v16, a4, v0.t
; RV32-NEXT: sw a2, 32(sp) ; CHECK-NEXT: bltu a0, a1, .LBB46_2
; RV32-NEXT: lui a2, 61681 ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: addi a2, a2, -241 ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: sw a2, 28(sp) ; CHECK-NEXT: .LBB46_2:
; RV32-NEXT: sw a2, 24(sp) ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: lui a2, 4112 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: addi a2, a2, 257 ; CHECK-NEXT: vmv1r.v v0, v24
; RV32-NEXT: sw a2, 20(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a2, 16(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a2, v0.t
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: vrsub.vx v8, v8, a3, v0.t
; RV32-NEXT: sltu a3, a0, a2 ; CHECK-NEXT: vminu.vx v8, v8, a4, v0.t
; RV32-NEXT: addi a3, a3, -1 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: and a3, a3, a2 ; CHECK-NEXT: ret
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB46_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB46_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i64:
; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4
; RV64-NEXT: sub sp, sp, a1
; RV64-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x10, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 16 * vlenb
; RV64-NEXT: vmv1r.v v24, v0
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 3
; RV64-NEXT: add a1, sp, a1
; RV64-NEXT: addi a1, a1, 16
; RV64-NEXT: vs8r.v v8, (a1) # Unknown-size Folded Spill
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: srli a2, a1, 3
; RV64-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV64-NEXT: vslidedown.vx v0, v0, a2
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a2, a3, a2
; RV64-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: vor.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a2, 32
; RV64-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v16, v8, v0.t
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v8, v8, a3, v0.t
; RV64-NEXT: vsub.vv v16, v16, v8, v0.t
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v8, v16, a4, v0.t
; RV64-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV64-NEXT: vand.vx v16, v16, a4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi t0, sp, 16
; RV64-NEXT: vs8r.v v8, (t0) # Unknown-size Folded Spill
; RV64-NEXT: bltu a0, a1, .LBB46_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB46_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vmv1r.v v0, v24
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 3
; RV64-NEXT: add a0, sp, a0
; RV64-NEXT: addi a0, a0, 16
; RV64-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: vor.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vand.vx v16, v16, a3, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v16, v8, a4, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a4, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi a0, sp, 16
; RV64-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 4
; RV64-NEXT: add sp, sp, a0
; RV64-NEXT: addi sp, sp, 16
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i64: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vmv1r.v v24, v0 ; CHECK-ZVBB-NEXT: vmv1r.v v24, v0
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: srli a2, a1, 3 ; CHECK-ZVBB-NEXT: srli a2, a1, 3
; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2
Show All 11 Lines
; CHECK-ZVBB-NEXT: vmv1r.v v0, v24 ; CHECK-ZVBB-NEXT: vmv1r.v v0, v24
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v ret <vscale x 16 x i64> %v
} }
define <vscale x 16 x i64> @vp_ctlz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_ctlz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i64_unmasked: ; CHECK-LABEL: vp_ctlz_nxv16i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: slli a1, a1, 5 ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb ; CHECK-NEXT: fsrmi a3, 1
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: vfcvt.f.xu.v v16, v16
; RV32-NEXT: sw a1, 44(sp) ; CHECK-NEXT: fsrm a3
; RV32-NEXT: sw a1, 40(sp) ; CHECK-NEXT: li a2, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v16, v16, a2
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a3, 1086
; RV32-NEXT: sw a1, 36(sp) ; CHECK-NEXT: vrsub.vx v16, v16, a3
; RV32-NEXT: sw a1, 32(sp) ; CHECK-NEXT: li a4, 64
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: vminu.vx v16, v16, a4
; RV32-NEXT: addi a1, a1, -241 ; CHECK-NEXT: bltu a0, a1, .LBB47_2
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: lui a1, 4112 ; CHECK-NEXT: .LBB47_2:
; RV32-NEXT: addi a1, a1, 257 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: vsrl.vx v8, v8, a2
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: vrsub.vx v8, v8, a3
; RV32-NEXT: sltu a3, a0, a2 ; CHECK-NEXT: vminu.vx v8, v8, a4
; RV32-NEXT: addi a3, a3, -1 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: and a3, a3, a2 ; CHECK-NEXT: ret
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 2
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 8
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 16
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB47_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB47_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 2
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 8
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 16
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vx v24, v8, a2
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_nxv16i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a2, a3, a2
; RV64-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v24, v16, 1
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 2
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 4
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 8
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 16
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: li a2, 32
; RV64-NEXT: vsrl.vx v24, v16, a2
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vnot.v v16, v16
; RV64-NEXT: vsrl.vi v24, v16, 1
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v16, v16, v24
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v24, v16, a4
; RV64-NEXT: vsrl.vi v16, v16, 2
; RV64-NEXT: vand.vx v16, v16, a4
; RV64-NEXT: vadd.vv v16, v24, v16
; RV64-NEXT: vsrl.vi v24, v16, 4
; RV64-NEXT: vadd.vv v16, v16, v24
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v16, v16, a5
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v16, v16, a6
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v16, v16, a7
; RV64-NEXT: bltu a0, a1, .LBB47_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB47_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v24, v8, 1
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 2
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 4
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 8
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 16
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vx v24, v8, a2
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v24, v8, 1
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v8, v8, v24
; RV64-NEXT: vand.vx v24, v8, a4
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a4
; RV64-NEXT: vadd.vv v8, v24, v8
; RV64-NEXT: vsrl.vi v24, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v24
; RV64-NEXT: vand.vx v8, v8, a5
; RV64-NEXT: vmul.vx v8, v8, a6
; RV64-NEXT: vsrl.vx v8, v8, a7
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_nxv16i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: sub a2, a0, a1 ; CHECK-ZVBB-NEXT: sub a2, a0, a1
; CHECK-ZVBB-NEXT: sltu a3, a0, a2 ; CHECK-ZVBB-NEXT: sltu a3, a0, a2
; CHECK-ZVBB-NEXT: addi a3, a3, -1 ; CHECK-ZVBB-NEXT: addi a3, a3, -1
; CHECK-ZVBB-NEXT: and a2, a3, a2 ; CHECK-ZVBB-NEXT: and a2, a3, a2
Show All 10 Lines; CHECK-ZVBB-NEXT: ret
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v ret <vscale x 16 x i64> %v
} }
define <vscale x 1 x i8> @vp_ctlz_zero_undef_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_ctlz_zero_undef_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i8: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i8: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
define <vscale x 1 x i8> @vp_ctlz_zero_undef_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_ctlz_zero_undef_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i8_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1
; CHECK-NEXT: li a0, 85
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.ctlz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
define <vscale x 2 x i8> @vp_ctlz_zero_undef_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_ctlz_zero_undef_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i8: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i8: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
define <vscale x 2 x i8> @vp_ctlz_zero_undef_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_ctlz_zero_undef_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i8_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1
; CHECK-NEXT: li a0, 85
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.ctlz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
define <vscale x 4 x i8> @vp_ctlz_zero_undef_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_ctlz_zero_undef_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i8: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v10, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i8: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
define <vscale x 4 x i8> @vp_ctlz_zero_undef_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_ctlz_zero_undef_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i8_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1
; CHECK-NEXT: li a0, 85
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.ctlz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
define <vscale x 8 x i8> @vp_ctlz_zero_undef_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_ctlz_zero_undef_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i8: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v10, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v12, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i8: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
define <vscale x 8 x i8> @vp_ctlz_zero_undef_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_ctlz_zero_undef_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i8_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vzext.vf2 v10, v8
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10
; CHECK-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vnsrl.wi v10, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v10, a0
; CHECK-NEXT: vsrl.vi v9, v8, 1
; CHECK-NEXT: li a0, 85
; CHECK-NEXT: vand.vx v9, v9, a0
; CHECK-NEXT: vsub.vv v8, v8, v9
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v9, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.ctlz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
define <vscale x 16 x i8> @vp_ctlz_zero_undef_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_ctlz_zero_undef_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i8: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vzext.vf2 v12, v8, v0.t
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; CHECK-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vnsrl.wi v8, v16, 0, v0.t
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vand.vx v10, v10, a0, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v10, v0.t
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v10, v8, a0, v0.t
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t
; CHECK-NEXT: vadd.vv v8, v10, v8, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 4, v0.t
; CHECK-NEXT: vadd.vv v8, v8, v10, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i8: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i8> @llvm.vp.ctlz.nxv16i8(<vscale x 16 x i8> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i8> %v ret <vscale x 16 x i8> %v
} }
define <vscale x 16 x i8> @vp_ctlz_zero_undef_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_ctlz_zero_undef_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i8_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vzext.vf2 v12, v8
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12
; CHECK-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: vnsrl.wi v12, v8, 0
; CHECK-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 134
; CHECK-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vrsub.vx v8, v12, a0
; CHECK-NEXT: vsrl.vi v10, v8, 1
; CHECK-NEXT: li a0, 85
; CHECK-NEXT: vand.vx v10, v10, a0
; CHECK-NEXT: vsub.vv v8, v8, v10
; CHECK-NEXT: li a0, 51
; CHECK-NEXT: vand.vx v10, v8, a0
; CHECK-NEXT: vsrl.vi v8, v8, 2
; CHECK-NEXT: vand.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v10, v8
; CHECK-NEXT: vsrl.vi v10, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v10
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i8_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
▲ Show 20 Lines • Show All 141 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 64 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 64 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer %m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer
%v = call <vscale x 64 x i8> @llvm.vp.ctlz.nxv64i8(<vscale x 64 x i8> %va, i1 true, <vscale x 64 x i1> %m, i32 %evl) %v = call <vscale x 64 x i8> @llvm.vp.ctlz.nxv64i8(<vscale x 64 x i8> %va, i1 true, <vscale x 64 x i1> %m, i32 %evl)
ret <vscale x 64 x i8> %v ret <vscale x 64 x i8> %v
} }
define <vscale x 1 x i16> @vp_ctlz_zero_undef_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_ctlz_zero_undef_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i16: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i16: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
define <vscale x 1 x i16> @vp_ctlz_zero_undef_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_ctlz_zero_undef_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i16_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.ctlz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
define <vscale x 2 x i16> @vp_ctlz_zero_undef_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_ctlz_zero_undef_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i16: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i16: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
define <vscale x 2 x i16> @vp_ctlz_zero_undef_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_ctlz_zero_undef_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i16_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.ctlz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
define <vscale x 4 x i16> @vp_ctlz_zero_undef_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_ctlz_zero_undef_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i16: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v10, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i16: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
define <vscale x 4 x i16> @vp_ctlz_zero_undef_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_ctlz_zero_undef_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i16_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.ctlz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
define <vscale x 8 x i16> @vp_ctlz_zero_undef_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_ctlz_zero_undef_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i16: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v12, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i16: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
define <vscale x 8 x i16> @vp_ctlz_zero_undef_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_ctlz_zero_undef_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i16_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; RV32-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.ctlz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
define <vscale x 16 x i16> @vp_ctlz_zero_undef_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_ctlz_zero_undef_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i16: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t ; CHECK-NEXT: vrsub.vx v8, v16, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i16:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i16: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i16> @llvm.vp.ctlz.nxv16i16(<vscale x 16 x i16> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i16> %v ret <vscale x 16 x i16> %v
} }
define <vscale x 16 x i16> @vp_ctlz_zero_undef_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_ctlz_zero_undef_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i16_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; RV32-NEXT: vsrl.vi v12, v8, 2 ; CHECK-NEXT: li a0, 142
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v12, v8, 4 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: lui a0, 5
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i16_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
▲ Show 20 Lines • Show All 153 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 32 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 32 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer %m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer
%v = call <vscale x 32 x i16> @llvm.vp.ctlz.nxv32i16(<vscale x 32 x i16> %va, i1 true, <vscale x 32 x i1> %m, i32 %evl) %v = call <vscale x 32 x i16> @llvm.vp.ctlz.nxv32i16(<vscale x 32 x i16> %va, i1 true, <vscale x 32 x i1> %m, i32 %evl)
ret <vscale x 32 x i16> %v ret <vscale x 32 x i16> %v
} }
define <vscale x 1 x i32> @vp_ctlz_zero_undef_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_ctlz_zero_undef_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i32: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m1, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vx v8, v9, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i32: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
define <vscale x 1 x i32> @vp_ctlz_zero_undef_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_ctlz_zero_undef_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i32_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v9, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.ctlz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
define <vscale x 2 x i32> @vp_ctlz_zero_undef_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_ctlz_zero_undef_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i32: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsrl.vx v8, v10, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v9, v0.t ; CHECK-NEXT: vrsub.vx v8, v10, a0, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i32: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
define <vscale x 2 x i32> @vp_ctlz_zero_undef_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_ctlz_zero_undef_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i32_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v10, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v9, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v9 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.ctlz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
define <vscale x 4 x i32> @vp_ctlz_zero_undef_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_ctlz_zero_undef_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i32: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m4, ta, ma
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsrl.vx v8, v12, a0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v10, v0.t ; CHECK-NEXT: vrsub.vx v8, v12, a0, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i32: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
define <vscale x 4 x i32> @vp_ctlz_zero_undef_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_ctlz_zero_undef_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i32_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v12, a0
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v10, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v10 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v10, v10, a0
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 16
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.ctlz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
define <vscale x 8 x i32> @vp_ctlz_zero_undef_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_ctlz_zero_undef_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i32: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsrl.vx v8, v16, a0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vor.vv v8, v8, v12, v0.t ; CHECK-NEXT: vrsub.vx v8, v16, a0, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i32: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
define <vscale x 8 x i32> @vp_ctlz_zero_undef_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_ctlz_zero_undef_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i32_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 2 ; CHECK-NEXT: vnsrl.wx v8, v16, a0
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: li a0, 1054
; RV32-NEXT: vsrl.vi v12, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v12 ; CHECK-NEXT: ret
; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v12, v12, a0
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 16
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.ctlz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
define <vscale x 16 x i32> @vp_ctlz_zero_undef_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_ctlz_zero_undef_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i32: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: li a0, 158
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t ; CHECK-NEXT: fsrm a1
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v16, v16, a0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i32:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i32: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
define <vscale x 16 x i32> @vp_ctlz_zero_undef_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_ctlz_zero_undef_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i32_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: vsrl.vi v16, v8, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 2 ; CHECK-NEXT: vsrl.vi v8, v8, 23
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: li a0, 158
; RV32-NEXT: vsrl.vi v16, v8, 4 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: vor.vv v8, v8, v16 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: vsrl.vi v16, v8, 8 ; CHECK-NEXT: ret
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: vand.vx v16, v16, a0
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i32_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v9, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1
; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 8
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 16
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v9, v8, a0
; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v10, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1
; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 8
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 16
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v10, v8, a0
; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v12, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1
; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 8
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 16
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v12, v8, a0
; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv7i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv7i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv7i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer %m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a0, 1086
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vrsub.vx v8, v8, a0
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: ret
; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 8
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 16
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: li a0, 32
; RV64-NEXT: vsrl.vx v16, v8, a0
; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vclz.v v8, v8 ; CHECK-ZVBB-NEXT: vclz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: vmv1r.v v24, v0
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: srli a2, a1, 3
; RV32-NEXT: li a2, 40 ; CHECK-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: mul a1, a1, a2 ; CHECK-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: vmv1r.v v1, v0 ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: srli a2, a1, 3 ; CHECK-NEXT: fsrmi a3, 1
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-NEXT: vfcvt.f.xu.v v16, v16, v0.t
; RV32-NEXT: lui a2, 349525 ; CHECK-NEXT: fsrm a3
; RV32-NEXT: addi a2, a2, 1365 ; CHECK-NEXT: li a2, 52
; RV32-NEXT: sw a2, 44(sp) ; CHECK-NEXT: vsrl.vx v16, v16, a2, v0.t
; RV32-NEXT: sw a2, 40(sp) ; CHECK-NEXT: li a3, 1086
; RV32-NEXT: lui a2, 209715 ; CHECK-NEXT: vrsub.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a2, a2, 819 ; CHECK-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: sw a2, 36(sp) ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: sw a2, 32(sp) ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: lui a2, 61681 ; CHECK-NEXT: .LBB94_2:
; RV32-NEXT: addi a2, a2, -241 ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: sw a2, 28(sp) ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: sw a2, 24(sp) ; CHECK-NEXT: vmv1r.v v0, v24
; RV32-NEXT: lui a2, 4112 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a2, a2, 257 ; CHECK-NEXT: vsrl.vx v8, v8, a2, v0.t
; RV32-NEXT: sw a2, 20(sp) ; CHECK-NEXT: vrsub.vx v8, v8, a3, v0.t
; RV32-NEXT: sw a2, 16(sp) ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: ret
; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB94_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64:
; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4
; RV64-NEXT: sub sp, sp, a1
; RV64-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x10, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 16 * vlenb
; RV64-NEXT: vmv1r.v v24, v0
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 3
; RV64-NEXT: add a1, sp, a1
; RV64-NEXT: addi a1, a1, 16
; RV64-NEXT: vs8r.v v8, (a1) # Unknown-size Folded Spill
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: srli a2, a1, 3
; RV64-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV64-NEXT: vslidedown.vx v0, v0, a2
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a2, a3, a2
; RV64-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: vor.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: li a2, 32
; RV64-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v16, v8, v0.t
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v8, v8, a3, v0.t
; RV64-NEXT: vsub.vv v16, v16, v8, v0.t
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v8, v16, a4, v0.t
; RV64-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV64-NEXT: vand.vx v16, v16, a4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi t0, sp, 16
; RV64-NEXT: vs8r.v v8, (t0) # Unknown-size Folded Spill
; RV64-NEXT: bltu a0, a1, .LBB94_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB94_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vmv1r.v v0, v24
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 3
; RV64-NEXT: add a0, sp, a0
; RV64-NEXT: addi a0, a0, 16
; RV64-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: vor.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vand.vx v16, v16, a3, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v16, v8, a4, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a4, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi a0, sp, 16
; RV64-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 4
; RV64-NEXT: add sp, sp, a0
; RV64-NEXT: addi sp, sp, 16
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i64: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vmv1r.v v24, v0 ; CHECK-ZVBB-NEXT: vmv1r.v v24, v0
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: srli a2, a1, 3 ; CHECK-ZVBB-NEXT: srli a2, a1, 3
; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2
Show All 11 Lines
; CHECK-ZVBB-NEXT: vmv1r.v v0, v24 ; CHECK-ZVBB-NEXT: vmv1r.v v0, v24
; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vclz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v ret <vscale x 16 x i64> %v
} }
define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked: ; CHECK-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: slli a1, a1, 5 ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb ; CHECK-NEXT: fsrmi a3, 1
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: vfcvt.f.xu.v v16, v16
; RV32-NEXT: sw a1, 44(sp) ; CHECK-NEXT: fsrm a3
; RV32-NEXT: sw a1, 40(sp) ; CHECK-NEXT: li a2, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v16, v16, a2
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a3, 1086
; RV32-NEXT: sw a1, 36(sp) ; CHECK-NEXT: vrsub.vx v16, v16, a3
; RV32-NEXT: sw a1, 32(sp) ; CHECK-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: addi a1, a1, -241 ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: .LBB95_2:
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: fsrmi a1, 1
; RV32-NEXT: lui a1, 4112 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: addi a1, a1, 257 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a2
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: vrsub.vx v8, v8, a3
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: fsrm a1
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: ret
; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 2
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 8
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 16
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2
; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB95_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 2
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 8
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 16
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vx v24, v8, a2
; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a2, a3, a2
; RV64-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v24, v16, 1
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 2
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 4
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 8
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 16
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: li a2, 32
; RV64-NEXT: vsrl.vx v24, v16, a2
; RV64-NEXT: vor.vv v16, v16, v24
; RV64-NEXT: vnot.v v16, v16
; RV64-NEXT: vsrl.vi v24, v16, 1
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v16, v16, v24
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v24, v16, a4
; RV64-NEXT: vsrl.vi v16, v16, 2
; RV64-NEXT: vand.vx v16, v16, a4
; RV64-NEXT: vadd.vv v16, v24, v16
; RV64-NEXT: vsrl.vi v24, v16, 4
; RV64-NEXT: vadd.vv v16, v16, v24
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v16, v16, a5
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v16, v16, a6
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v16, v16, a7
; RV64-NEXT: bltu a0, a1, .LBB95_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB95_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v24, v8, 1
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 2
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 4
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 8
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 16
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vsrl.vx v24, v8, a2
; RV64-NEXT: vor.vv v8, v8, v24
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vsrl.vi v24, v8, 1
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v8, v8, v24
; RV64-NEXT: vand.vx v24, v8, a4
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a4
; RV64-NEXT: vadd.vv v8, v24, v8
; RV64-NEXT: vsrl.vi v24, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v24
; RV64-NEXT: vand.vx v8, v8, a5
; RV64-NEXT: vmul.vx v8, v8, a6
; RV64-NEXT: vsrl.vx v8, v8, a7
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked: ; CHECK-ZVBB-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: sub a2, a0, a1 ; CHECK-ZVBB-NEXT: sub a2, a0, a1
; CHECK-ZVBB-NEXT: sltu a3, a0, a2 ; CHECK-ZVBB-NEXT: sltu a3, a0, a2
; CHECK-ZVBB-NEXT: addi a3, a3, -1 ; CHECK-ZVBB-NEXT: addi a3, a3, -1
; CHECK-ZVBB-NEXT: and a2, a3, a2 ; CHECK-ZVBB-NEXT: and a2, a3, a2
Show All 14 Lines

llvm/test/CodeGen/RISCV/rvv/cttz-vp.ll

  • This file is larger than 256 KB, so syntax highlighting is disabled by default.
Show First 20 Lines • Show All 3,571 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v ret <vscale x 16 x i64> %v
} }
define <vscale x 1 x i8> @vp_cttz_zero_undef_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_cttz_zero_undef_nxv1i8(<vscale x 1 x i8> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv1i8: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t
; CHECK-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i8: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i8> @llvm.vp.cttz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.cttz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
define <vscale x 1 x i8> @vp_cttz_zero_undef_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) { define <vscale x 1 x i8> @vp_cttz_zero_undef_nxv1i8_unmasked(<vscale x 1 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv1i8_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vrsub.vi v9, v8, 0
; CHECK-NEXT: vnot.v v8, v8
; CHECK-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vand.vv v8, v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsub.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsetvli zero, zero, e8, mf8, ta, ma
; CHECK-NEXT: vand.vx v9, v8, a0 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vsrl.vi v8, v8, 2 ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vand.vx v8, v8, a0 ; CHECK-NEXT: vsub.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i8_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i8> @llvm.vp.cttz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i8> @llvm.vp.cttz.nxv1i8(<vscale x 1 x i8> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i8> %v ret <vscale x 1 x i8> %v
} }
define <vscale x 2 x i8> @vp_cttz_zero_undef_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_cttz_zero_undef_nxv2i8(<vscale x 2 x i8> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv2i8: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t
; CHECK-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i8: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i8> @llvm.vp.cttz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.cttz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
define <vscale x 2 x i8> @vp_cttz_zero_undef_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) { define <vscale x 2 x i8> @vp_cttz_zero_undef_nxv2i8_unmasked(<vscale x 2 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv2i8_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vrsub.vi v9, v8, 0
; CHECK-NEXT: vnot.v v8, v8
; CHECK-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vand.vv v8, v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: vfwcvt.f.xu.v v8, v9
; CHECK-NEXT: vsub.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v8, 23
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsetvli zero, zero, e8, mf4, ta, ma
; CHECK-NEXT: vand.vx v9, v8, a0 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vsrl.vi v8, v8, 2 ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vand.vx v8, v8, a0 ; CHECK-NEXT: vsub.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i8_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i8> @llvm.vp.cttz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i8> @llvm.vp.cttz.nxv2i8(<vscale x 2 x i8> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i8> %v ret <vscale x 2 x i8> %v
} }
define <vscale x 4 x i8> @vp_cttz_zero_undef_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_cttz_zero_undef_nxv4i8(<vscale x 4 x i8> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv4i8: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t
; CHECK-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8, v0.t
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t ; CHECK-NEXT: vnsrl.wi v8, v10, 0, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i8: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i8> @llvm.vp.cttz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.cttz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
define <vscale x 4 x i8> @vp_cttz_zero_undef_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) { define <vscale x 4 x i8> @vp_cttz_zero_undef_nxv4i8_unmasked(<vscale x 4 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv4i8_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vrsub.vi v9, v8, 0
; CHECK-NEXT: vnot.v v8, v8
; CHECK-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vand.vv v8, v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v9, v8
; CHECK-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v9
; CHECK-NEXT: vsub.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsetvli zero, zero, e8, mf2, ta, ma
; CHECK-NEXT: vand.vx v9, v8, a0 ; CHECK-NEXT: vnsrl.wi v8, v8, 0
; CHECK-NEXT: vsrl.vi v8, v8, 2 ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vand.vx v8, v8, a0 ; CHECK-NEXT: vsub.vx v8, v8, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i8_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i8> @llvm.vp.cttz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i8> @llvm.vp.cttz.nxv4i8(<vscale x 4 x i8> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i8> %v ret <vscale x 4 x i8> %v
} }
define <vscale x 8 x i8> @vp_cttz_zero_undef_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_cttz_zero_undef_nxv8i8(<vscale x 8 x i8> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv8i8: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t
; CHECK-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v10, v8, v0.t
; CHECK-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; CHECK-NEXT: vand.vx v9, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vadd.vv v8, v9, v8, v0.t ; CHECK-NEXT: vnsrl.wi v8, v12, 0, v0.t
; CHECK-NEXT: vsrl.vi v9, v8, 4, v0.t ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vadd.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i8: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i8> @llvm.vp.cttz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.cttz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
define <vscale x 8 x i8> @vp_cttz_zero_undef_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) { define <vscale x 8 x i8> @vp_cttz_zero_undef_nxv8i8_unmasked(<vscale x 8 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv8i8_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vrsub.vi v9, v8, 0
; CHECK-NEXT: vnot.v v8, v8
; CHECK-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vand.vv v8, v8, v9
; CHECK-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v10, v8
; CHECK-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v10
; CHECK-NEXT: vsub.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsetvli zero, zero, e8, m1, ta, ma
; CHECK-NEXT: vand.vx v9, v8, a0 ; CHECK-NEXT: vnsrl.wi v10, v8, 0
; CHECK-NEXT: vsrl.vi v8, v8, 2 ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vand.vx v8, v8, a0 ; CHECK-NEXT: vsub.vx v8, v10, a0
; CHECK-NEXT: vadd.vv v8, v9, v8
; CHECK-NEXT: vsrl.vi v9, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v9
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i8_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i8> @llvm.vp.cttz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i8> @llvm.vp.cttz.nxv8i8(<vscale x 8 x i8> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i8> %v ret <vscale x 8 x i8> %v
} }
define <vscale x 16 x i8> @vp_cttz_zero_undef_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_cttz_zero_undef_nxv16i8(<vscale x 16 x i8> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv16i8: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i8:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-NEXT: vsub.vx v10, v8, a1, v0.t ; CHECK-NEXT: vrsub.vi v10, v8, 0, v0.t
; CHECK-NEXT: vnot.v v8, v8, v0.t
; CHECK-NEXT: vand.vv v8, v8, v10, v0.t ; CHECK-NEXT: vand.vv v8, v8, v10, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v12, v8, v0.t
; CHECK-NEXT: vand.vx v10, v10, a0, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12, v0.t
; CHECK-NEXT: vsub.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; CHECK-NEXT: vand.vx v10, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; CHECK-NEXT: vsrl.vi v8, v8, 2, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; CHECK-NEXT: vand.vx v8, v8, a0, v0.t ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vadd.vv v8, v10, v8, v0.t ; CHECK-NEXT: vnsrl.wi v8, v16, 0, v0.t
; CHECK-NEXT: vsrl.vi v10, v8, 4, v0.t ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vadd.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; CHECK-NEXT: vand.vi v8, v8, 15, v0.t
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i8: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i8:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i8> @llvm.vp.cttz.nxv16i8(<vscale x 16 x i8> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i8> @llvm.vp.cttz.nxv16i8(<vscale x 16 x i8> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i8> %v ret <vscale x 16 x i8> %v
} }
define <vscale x 16 x i8> @vp_cttz_zero_undef_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) { define <vscale x 16 x i8> @vp_cttz_zero_undef_nxv16i8_unmasked(<vscale x 16 x i8> %va, i32 zeroext %evl) {
; CHECK-LABEL: vp_cttz_zero_undef_nxv16i8_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i8_unmasked:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: li a1, 1
; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-NEXT: vsub.vx v10, v8, a1 ; CHECK-NEXT: vrsub.vi v10, v8, 0
; CHECK-NEXT: vnot.v v8, v8
; CHECK-NEXT: vand.vv v8, v8, v10 ; CHECK-NEXT: vand.vv v8, v8, v10
; CHECK-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; CHECK-NEXT: li a0, 85 ; CHECK-NEXT: vzext.vf2 v12, v8
; CHECK-NEXT: vand.vx v10, v10, a0 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v12
; CHECK-NEXT: vsub.vv v8, v8, v10 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; CHECK-NEXT: li a0, 51 ; CHECK-NEXT: vsetvli zero, zero, e8, m2, ta, ma
; CHECK-NEXT: vand.vx v10, v8, a0 ; CHECK-NEXT: vnsrl.wi v12, v8, 0
; CHECK-NEXT: vsrl.vi v8, v8, 2 ; CHECK-NEXT: li a0, 127
; CHECK-NEXT: vand.vx v8, v8, a0 ; CHECK-NEXT: vsub.vx v8, v12, a0
; CHECK-NEXT: vadd.vv v8, v10, v8
; CHECK-NEXT: vsrl.vi v10, v8, 4
; CHECK-NEXT: vadd.vv v8, v8, v10
; CHECK-NEXT: vand.vi v8, v8, 15
; CHECK-NEXT: ret ; CHECK-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i8_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i8_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e8, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
▲ Show 20 Lines • Show All 129 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 64 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 64 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer %m = shufflevector <vscale x 64 x i1> %head, <vscale x 64 x i1> poison, <vscale x 64 x i32> zeroinitializer
%v = call <vscale x 64 x i8> @llvm.vp.cttz.nxv64i8(<vscale x 64 x i8> %va, i1 true, <vscale x 64 x i1> %m, i32 %evl) %v = call <vscale x 64 x i8> @llvm.vp.cttz.nxv64i8(<vscale x 64 x i8> %va, i1 true, <vscale x 64 x i1> %m, i32 %evl)
ret <vscale x 64 x i8> %v ret <vscale x 64 x i8> %v
} }
define <vscale x 1 x i16> @vp_cttz_zero_undef_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_cttz_zero_undef_nxv1i16(<vscale x 1 x i16> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i16: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsetvli zero, zero, e16, mf4, ta, ma
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: li a0, 127
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 3 ; CHECK-NEXT: ret
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i16:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i16: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i16> @llvm.vp.cttz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.cttz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
define <vscale x 1 x i16> @vp_cttz_zero_undef_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) { define <vscale x 1 x i16> @vp_cttz_zero_undef_nxv1i16_unmasked(<vscale x 1 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i16_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 127
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i16_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i16> @llvm.vp.cttz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i16> @llvm.vp.cttz.nxv1i16(<vscale x 1 x i16> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i16> %v ret <vscale x 1 x i16> %v
} }
define <vscale x 2 x i16> @vp_cttz_zero_undef_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_cttz_zero_undef_nxv2i16(<vscale x 2 x i16> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i16: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v9, 23, v0.t
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsetvli zero, zero, e16, mf2, ta, ma
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: li a0, 127
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 3 ; CHECK-NEXT: ret
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i16:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i16: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i16> @llvm.vp.cttz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.cttz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
define <vscale x 2 x i16> @vp_cttz_zero_undef_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) { define <vscale x 2 x i16> @vp_cttz_zero_undef_nxv2i16_unmasked(<vscale x 2 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i16_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v9, 23
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 127
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i16_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i16> @llvm.vp.cttz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i16> @llvm.vp.cttz.nxv2i16(<vscale x 2 x i16> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i16> %v ret <vscale x 2 x i16> %v
} }
define <vscale x 4 x i16> @vp_cttz_zero_undef_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_cttz_zero_undef_nxv4i16(<vscale x 4 x i16> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i16: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v10, 23, v0.t
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsetvli zero, zero, e16, m1, ta, ma
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: li a0, 127
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: vsub.vx v8, v10, a0, v0.t
; RV32-NEXT: lui a0, 3 ; CHECK-NEXT: ret
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i16:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i16: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i16> @llvm.vp.cttz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.cttz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
define <vscale x 4 x i16> @vp_cttz_zero_undef_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) { define <vscale x 4 x i16> @vp_cttz_zero_undef_nxv4i16_unmasked(<vscale x 4 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i16_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: vnsrl.wi v8, v10, 23
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: li a0, 127
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v9, v9, a0
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i16_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i16> @llvm.vp.cttz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i16> @llvm.vp.cttz.nxv4i16(<vscale x 4 x i16> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i16> %v ret <vscale x 4 x i16> %v
} }
define <vscale x 8 x i16> @vp_cttz_zero_undef_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_cttz_zero_undef_nxv8i16(<vscale x 8 x i16> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i16: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vrsub.vi v10, v8, 0, v0.t
; RV32-NEXT: vsub.vx v10, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v12, 23, v0.t
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsetvli zero, zero, e16, m2, ta, ma
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vand.vx v10, v10, a0, v0.t ; CHECK-NEXT: li a0, 127
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t ; CHECK-NEXT: vsub.vx v8, v12, a0, v0.t
; RV32-NEXT: lui a0, 3 ; CHECK-NEXT: ret
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i16:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i16: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i16> @llvm.vp.cttz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.cttz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
define <vscale x 8 x i16> @vp_cttz_zero_undef_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) { define <vscale x 8 x i16> @vp_cttz_zero_undef_nxv8i16_unmasked(<vscale x 8 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i16_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-NEXT: vrsub.vi v10, v8, 0
; RV32-NEXT: vsub.vx v10, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vand.vv v8, v8, v10 ; CHECK-NEXT: vnsrl.wi v8, v12, 23
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: li a0, 127
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v10, v10, a0
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i16_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i16> @llvm.vp.cttz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i16> @llvm.vp.cttz.nxv8i16(<vscale x 8 x i16> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i16> %v ret <vscale x 8 x i16> %v
} }
define <vscale x 16 x i16> @vp_cttz_zero_undef_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_cttz_zero_undef_nxv16i16(<vscale x 16 x i16> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i16: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i16:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vrsub.vi v12, v8, 0, v0.t
; RV32-NEXT: vsub.vx v12, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsetvli zero, zero, e32, m8, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v16, 23, v0.t
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsetvli zero, zero, e16, m4, ta, ma
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vand.vx v12, v12, a0, v0.t ; CHECK-NEXT: li a0, 127
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t ; CHECK-NEXT: vsub.vx v8, v16, a0, v0.t
; RV32-NEXT: lui a0, 3 ; CHECK-NEXT: ret
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i16:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i16: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i16:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i16> @llvm.vp.cttz.nxv16i16(<vscale x 16 x i16> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i16> @llvm.vp.cttz.nxv16i16(<vscale x 16 x i16> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i16> %v ret <vscale x 16 x i16> %v
} }
define <vscale x 16 x i16> @vp_cttz_zero_undef_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) { define <vscale x 16 x i16> @vp_cttz_zero_undef_nxv16i16_unmasked(<vscale x 16 x i16> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i16_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i16_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-NEXT: vrsub.vi v12, v8, 0
; RV32-NEXT: vsub.vx v12, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vand.vv v8, v8, v12 ; CHECK-NEXT: vnsrl.wi v8, v16, 23
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: li a0, 127
; RV32-NEXT: lui a0, 5 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v12, v12, a0
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 3
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 1
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: li a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i16_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 5
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 3
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 1
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: li a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 8
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i16_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i16_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e16, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
▲ Show 20 Lines • Show All 133 Lines • ▼ Show 20 Lines; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 32 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 32 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer %m = shufflevector <vscale x 32 x i1> %head, <vscale x 32 x i1> poison, <vscale x 32 x i32> zeroinitializer
%v = call <vscale x 32 x i16> @llvm.vp.cttz.nxv32i16(<vscale x 32 x i16> %va, i1 true, <vscale x 32 x i1> %m, i32 %evl) %v = call <vscale x 32 x i16> @llvm.vp.cttz.nxv32i16(<vscale x 32 x i16> %va, i1 true, <vscale x 32 x i1> %m, i32 %evl)
ret <vscale x 32 x i16> %v ret <vscale x 32 x i16> %v
} }
define <vscale x 1 x i32> @vp_cttz_zero_undef_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_cttz_zero_undef_nxv1i32(<vscale x 1 x i32> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i32: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m1, ta, ma
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: vsrl.vx v8, v9, a0, v0.t
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsetvli zero, zero, e32, mf2, ta, ma
; RV32-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vnsrl.wi v8, v8, 0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: lui a0, 209715 ; CHECK-NEXT: vsub.vx v8, v8, a0, v0.t
; RV32-NEXT: addi a0, a0, 819 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i32:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i32: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i32> @llvm.vp.cttz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.cttz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
define <vscale x 1 x i32> @vp_cttz_zero_undef_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) { define <vscale x 1 x i32> @vp_cttz_zero_undef_nxv1i32_unmasked(<vscale x 1 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i32_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v9, v8
; RV32-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vnsrl.wx v8, v9, a0
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: ret
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i32_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, mf2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i32> @llvm.vp.cttz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i32> @llvm.vp.cttz.nxv1i32(<vscale x 1 x i32> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i32> %v ret <vscale x 1 x i32> %v
} }
define <vscale x 2 x i32> @vp_cttz_zero_undef_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_cttz_zero_undef_nxv2i32(<vscale x 2 x i32> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i32: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m2, ta, ma
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: vsrl.vx v8, v10, a0, v0.t
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsetvli zero, zero, e32, m1, ta, ma
; RV32-NEXT: vand.vx v9, v9, a0, v0.t ; CHECK-NEXT: vnsrl.wi v10, v8, 0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: lui a0, 209715 ; CHECK-NEXT: vsub.vx v8, v10, a0, v0.t
; RV32-NEXT: addi a0, a0, 819 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v9, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i32:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i32: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i32> @llvm.vp.cttz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.cttz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
define <vscale x 2 x i32> @vp_cttz_zero_undef_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) { define <vscale x 2 x i32> @vp_cttz_zero_undef_nxv2i32_unmasked(<vscale x 2 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i32_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: vsub.vx v9, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v10, v8
; RV32-NEXT: vand.vv v8, v8, v9 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v9, v8, 1 ; CHECK-NEXT: vnsrl.wx v8, v10, a0
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: vand.vx v9, v9, a0 ; CHECK-NEXT: ret
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v9, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i32_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i32> @llvm.vp.cttz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i32> @llvm.vp.cttz.nxv2i32(<vscale x 2 x i32> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i32> %v ret <vscale x 2 x i32> %v
} }
define <vscale x 4 x i32> @vp_cttz_zero_undef_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_cttz_zero_undef_nxv4i32(<vscale x 4 x i32> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i32: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vrsub.vi v10, v8, 0, v0.t
; RV32-NEXT: vsub.vx v10, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m4, ta, ma
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: vsrl.vx v8, v12, a0, v0.t
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsetvli zero, zero, e32, m2, ta, ma
; RV32-NEXT: vand.vx v10, v10, a0, v0.t ; CHECK-NEXT: vnsrl.wi v12, v8, 0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: lui a0, 209715 ; CHECK-NEXT: vsub.vx v8, v12, a0, v0.t
; RV32-NEXT: addi a0, a0, 819 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v10, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i32:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i32: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i32> @llvm.vp.cttz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.cttz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
define <vscale x 4 x i32> @vp_cttz_zero_undef_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) { define <vscale x 4 x i32> @vp_cttz_zero_undef_nxv4i32_unmasked(<vscale x 4 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i32_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-NEXT: vrsub.vi v10, v8, 0
; RV32-NEXT: vsub.vx v10, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v12, v8
; RV32-NEXT: vand.vv v8, v8, v10 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v10, v8, 1 ; CHECK-NEXT: vnsrl.wx v8, v12, a0
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: vand.vx v10, v10, a0 ; CHECK-NEXT: ret
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v10, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i32_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i32> @llvm.vp.cttz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i32> @llvm.vp.cttz.nxv4i32(<vscale x 4 x i32> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i32> %v ret <vscale x 4 x i32> %v
} }
define <vscale x 8 x i32> @vp_cttz_zero_undef_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_cttz_zero_undef_nxv8i32(<vscale x 8 x i32> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i32: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vrsub.vi v12, v8, 0, v0.t
; RV32-NEXT: vsub.vx v12, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t ; CHECK-NEXT: vsetvli zero, zero, e64, m8, ta, ma
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: vsrl.vx v8, v16, a0, v0.t
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsetvli zero, zero, e32, m4, ta, ma
; RV32-NEXT: vand.vx v12, v12, a0, v0.t ; CHECK-NEXT: vnsrl.wi v16, v8, 0, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: lui a0, 209715 ; CHECK-NEXT: vsub.vx v8, v16, a0, v0.t
; RV32-NEXT: addi a0, a0, 819 ; CHECK-NEXT: ret
; RV32-NEXT: vand.vx v12, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i32:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i32: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i32> @llvm.vp.cttz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.cttz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
define <vscale x 8 x i32> @vp_cttz_zero_undef_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) { define <vscale x 8 x i32> @vp_cttz_zero_undef_nxv8i32_unmasked(<vscale x 8 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i32_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-NEXT: vrsub.vi v12, v8, 0
; RV32-NEXT: vsub.vx v12, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: vfwcvt.f.xu.v v16, v8
; RV32-NEXT: vand.vv v8, v8, v12 ; CHECK-NEXT: li a0, 52
; RV32-NEXT: vsrl.vi v12, v8, 1 ; CHECK-NEXT: vnsrl.wx v8, v16, a0
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a0, 1023
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a0
; RV32-NEXT: vand.vx v12, v12, a0 ; CHECK-NEXT: ret
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v12, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i32_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i32> @llvm.vp.cttz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i32> @llvm.vp.cttz.nxv8i32(<vscale x 8 x i32> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i32> %v ret <vscale x 8 x i32> %v
} }
define <vscale x 16 x i32> @vp_cttz_zero_undef_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_cttz_zero_undef_nxv16i32(<vscale x 16 x i32> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i32: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i32:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: vrsub.vi v16, v8, 0, v0.t
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t ; CHECK-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: vand.vv v8, v8, v16, v0.t ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t ; CHECK-NEXT: vsrl.vi v8, v8, 23, v0.t
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a1, 127
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: vand.vx v16, v16, a0, v0.t ; CHECK-NEXT: fsrm a0
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0, v0.t
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i32:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 24, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i32: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i32:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
define <vscale x 16 x i32> @vp_cttz_zero_undef_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) { define <vscale x 16 x i32> @vp_cttz_zero_undef_nxv16i32_unmasked(<vscale x 16 x i32> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i32_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i32_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: li a1, 1 ; CHECK-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV32-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-NEXT: vrsub.vi v16, v8, 0
; RV32-NEXT: vsub.vx v16, v8, a1 ; CHECK-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: vand.vv v8, v8, v16 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1 ; CHECK-NEXT: vsrl.vi v8, v8, 23
; RV32-NEXT: lui a0, 349525 ; CHECK-NEXT: li a1, 127
; RV32-NEXT: addi a0, a0, 1365 ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: vand.vx v16, v16, a0 ; CHECK-NEXT: fsrm a0
; RV32-NEXT: vsub.vv v8, v8, v16 ; CHECK-NEXT: ret
; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: vand.vx v16, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: vand.vx v8, v8, a0
; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: vmul.vx v8, v8, a0
; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i32_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 24
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i32_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i32_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e32, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 16 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer %m = shufflevector <vscale x 16 x i1> %head, <vscale x 16 x i1> poison, <vscale x 16 x i32> zeroinitializer
%v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v ret <vscale x 16 x i32> %v
} }
define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v9, v8, 0, v0.t
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i64:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v9, v8, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v9, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) { define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v9, v8, 0
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v9, a0
; RV64-NEXT: vsub.vv v8, v8, v9
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v9, v8
; RV64-NEXT: vsrl.vi v9, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v9
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 1 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer %m = shufflevector <vscale x 1 x i1> %head, <vscale x 1 x i1> poison, <vscale x 1 x i32> zeroinitializer
%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl) %v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v ret <vscale x 1 x i64> %v
} }
define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v10, v8, 0, v0.t
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i64:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v10, v8, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v10, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) { define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v10, v8, 0
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v10, a0
; RV64-NEXT: vsub.vv v8, v8, v10
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v10, v8
; RV64-NEXT: vsrl.vi v10, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v10
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 2 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer %m = shufflevector <vscale x 2 x i1> %head, <vscale x 2 x i1> poison, <vscale x 2 x i32> zeroinitializer
%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl) %v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v ret <vscale x 2 x i64> %v
} }
define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v12, v8, 0, v0.t
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i64:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v12, v8, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v12, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) { define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v12, v8, 0
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v12, a0
; RV64-NEXT: vsub.vv v8, v8, v12
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v12, v8
; RV64-NEXT: vsrl.vi v12, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v12
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 4 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer %m = shufflevector <vscale x 4 x i1> %head, <vscale x 4 x i1> poison, <vscale x 4 x i32> zeroinitializer
%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl) %v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v ret <vscale x 4 x i64> %v
} }
define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv7i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv7i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v16, v8, 0, v0.t
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv7i64:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv7i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv7i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) { define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v16, v8, 0
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 7 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer %m = shufflevector <vscale x 7 x i1> %head, <vscale x 7 x i1> poison, <vscale x 7 x i32> zeroinitializer
%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl) %v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v ret <vscale x 7 x i64> %v
} }
define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v16, v8, 0, v0.t
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1, v0.t
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1, v0.t
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i64:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0, v0.t
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0, v0.t
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) { define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -32 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: .cfi_def_cfa_offset 32 ; CHECK-NEXT: vrsub.vi v16, v8, 0
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: li a1, 52
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: vsrl.vx v8, v8, a1
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a1, 1023
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vsub.vx v8, v8, a1
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: fsrm a0
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: ret
; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v16, a0
; RV64-NEXT: vsub.vv v8, v8, v16
; RV64-NEXT: lui a0, 209715
; RV64-NEXT: addiw a0, a0, 819
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: vadd.vv v8, v16, v8
; RV64-NEXT: vsrl.vi v16, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v16
; RV64-NEXT: lui a0, 61681
; RV64-NEXT: addiw a0, a0, -241
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vand.vx v8, v8, a0
; RV64-NEXT: lui a0, 4112
; RV64-NEXT: addiw a0, a0, 257
; RV64-NEXT: slli a1, a0, 32
; RV64-NEXT: add a0, a0, a1
; RV64-NEXT: vmul.vx v8, v8, a0
; RV64-NEXT: li a0, 56
; RV64-NEXT: vsrl.vx v8, v8, a0
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma ; CHECK-ZVBB-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; CHECK-ZVBB-NEXT: vctz.v v8, v8 ; CHECK-ZVBB-NEXT: vctz.v v8, v8
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0 %head = insertelement <vscale x 8 x i1> poison, i1 true, i32 0
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer %m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl) %v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v ret <vscale x 8 x i64> %v
} }
define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i64: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i64:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: addi sp, sp, -16
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: .cfi_def_cfa_offset 16
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40 ; CHECK-NEXT: slli a1, a1, 4
; RV32-NEXT: mul a1, a1, a2 ; CHECK-NEXT: sub sp, sp, a1
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x10, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 16 * vlenb
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb ; CHECK-NEXT: vmv1r.v v24, v0
; RV32-NEXT: vmv1r.v v1, v0 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: slli a1, a1, 3
; RV32-NEXT: srli a2, a1, 3 ; CHECK-NEXT: add a1, sp, a1
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-NEXT: addi a1, a1, 16
; RV32-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-NEXT: vs8r.v v8, (a1) # Unknown-size Folded Spill
; RV32-NEXT: lui a2, 349525 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: addi a2, a2, 1365 ; CHECK-NEXT: srli a2, a1, 3
; RV32-NEXT: sw a2, 44(sp) ; CHECK-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: sw a2, 40(sp) ; CHECK-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 209715 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: addi a2, a2, 819 ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: sw a2, 36(sp) ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: sw a2, 32(sp) ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: lui a2, 61681 ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: addi a2, a2, -241 ; CHECK-NEXT: vrsub.vi v8, v16, 0, v0.t
; RV32-NEXT: sw a2, 28(sp) ; CHECK-NEXT: vand.vv v8, v16, v8, v0.t
; RV32-NEXT: sw a2, 24(sp) ; CHECK-NEXT: fsrmi a2, 1
; RV32-NEXT: lui a2, 4112 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: addi a2, a2, 257 ; CHECK-NEXT: fsrm a2
; RV32-NEXT: sw a2, 20(sp) ; CHECK-NEXT: li a2, 52
; RV32-NEXT: sw a2, 16(sp) ; CHECK-NEXT: vsrl.vx v8, v8, a2, v0.t
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: li a3, 1023
; RV32-NEXT: sltu a3, a0, a2 ; CHECK-NEXT: vsub.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a3, a3, -1 ; CHECK-NEXT: addi a4, sp, 16
; RV32-NEXT: and a3, a3, a2 ; CHECK-NEXT: vs8r.v v8, (a4) # Unknown-size Folded Spill
; RV32-NEXT: li a2, 1 ; CHECK-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: vsub.vx v24, v16, a2, v0.t ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: vnot.v v16, v16, v0.t ; CHECK-NEXT: .LBB94_2:
; RV32-NEXT: vand.vv v16, v16, v24, v0.t ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb ; CHECK-NEXT: vmv1r.v v0, v24
; RV32-NEXT: slli a4, a4, 4 ; CHECK-NEXT: csrr a0, vlenb
; RV32-NEXT: add a4, sp, a4 ; CHECK-NEXT: slli a0, a0, 3
; RV32-NEXT: addi a4, a4, 48 ; CHECK-NEXT: add a0, sp, a0
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill ; CHECK-NEXT: addi a0, a0, 16
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t ; CHECK-NEXT: vl8r.v v8, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb ; CHECK-NEXT: vrsub.vi v16, v8, 0, v0.t
; RV32-NEXT: slli a4, a4, 5 ; CHECK-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: add a4, sp, a4 ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: addi a4, a4, 48 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8, v0.t
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill ; CHECK-NEXT: vsrl.vx v8, v8, a2, v0.t
; RV32-NEXT: addi a4, sp, 40 ; CHECK-NEXT: vsub.vx v8, v8, a3, v0.t
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma ; CHECK-NEXT: fsrm a0
; RV32-NEXT: vlse64.v v16, (a4), zero ; CHECK-NEXT: addi a0, sp, 16
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma ; CHECK-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a4, vlenb ; CHECK-NEXT: csrr a0, vlenb
; RV32-NEXT: li a5, 24 ; CHECK-NEXT: slli a0, a0, 4
; RV32-NEXT: mul a4, a4, a5 ; CHECK-NEXT: add sp, sp, a0
; RV32-NEXT: add a4, sp, a4 ; CHECK-NEXT: addi sp, sp, 16
; RV32-NEXT: addi a4, a4, 48 ; CHECK-NEXT: ret
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v24, v24, 2, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB94_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsub.vx v16, v8, a2, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i64:
; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4
; RV64-NEXT: sub sp, sp, a1
; RV64-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x10, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 16 * vlenb
; RV64-NEXT: vmv1r.v v24, v0
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 3
; RV64-NEXT: add a1, sp, a1
; RV64-NEXT: addi a1, a1, 16
; RV64-NEXT: vs8r.v v8, (a1) # Unknown-size Folded Spill
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: srli a2, a1, 3
; RV64-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV64-NEXT: vslidedown.vx v0, v0, a2
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a3, a3, a2
; RV64-NEXT: li a2, 1
; RV64-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v8, v16, a2, v0.t
; RV64-NEXT: vnot.v v16, v16, v0.t
; RV64-NEXT: vand.vv v16, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v8, v16, 1, v0.t
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v8, v8, a3, v0.t
; RV64-NEXT: vsub.vv v16, v16, v8, v0.t
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v8, v16, a4, v0.t
; RV64-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV64-NEXT: vand.vx v16, v16, a4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi t0, sp, 16
; RV64-NEXT: vs8r.v v8, (t0) # Unknown-size Folded Spill
; RV64-NEXT: bltu a0, a1, .LBB94_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB94_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vmv1r.v v0, v24
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 3
; RV64-NEXT: add a0, sp, a0
; RV64-NEXT: addi a0, a0, 16
; RV64-NEXT: vl8r.v v8, (a0) # Unknown-size Folded Reload
; RV64-NEXT: vsub.vx v16, v8, a2, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t
; RV64-NEXT: vand.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vand.vx v16, v16, a3, v0.t
; RV64-NEXT: vsub.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v16, v8, a4, v0.t
; RV64-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV64-NEXT: vand.vx v8, v8, a4, v0.t
; RV64-NEXT: vadd.vv v8, v16, v8, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV64-NEXT: vadd.vv v8, v8, v16, v0.t
; RV64-NEXT: vand.vx v8, v8, a5, v0.t
; RV64-NEXT: vmul.vx v8, v8, a6, v0.t
; RV64-NEXT: vsrl.vx v8, v8, a7, v0.t
; RV64-NEXT: addi a0, sp, 16
; RV64-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV64-NEXT: csrr a0, vlenb
; RV64-NEXT: slli a0, a0, 4
; RV64-NEXT: add sp, sp, a0
; RV64-NEXT: addi sp, sp, 16
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i64: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i64:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: vmv1r.v v24, v0 ; CHECK-ZVBB-NEXT: vmv1r.v v24, v0
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: srli a2, a1, 3 ; CHECK-ZVBB-NEXT: srli a2, a1, 3
; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma ; CHECK-ZVBB-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2 ; CHECK-ZVBB-NEXT: vslidedown.vx v0, v0, a2
Show All 11 Lines
; CHECK-ZVBB-NEXT: vmv1r.v v0, v24 ; CHECK-ZVBB-NEXT: vmv1r.v v0, v24
; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t ; CHECK-ZVBB-NEXT: vctz.v v8, v8, v0.t
; CHECK-ZVBB-NEXT: ret ; CHECK-ZVBB-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl) %v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v ret <vscale x 16 x i64> %v
} }
define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) { define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked: ; CHECK-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:
; RV32: # %bb.0: ; CHECK: # %bb.0:
; RV32-NEXT: addi sp, sp, -48 ; CHECK-NEXT: csrr a1, vlenb
; RV32-NEXT: .cfi_def_cfa_offset 48 ; CHECK-NEXT: sub a2, a0, a1
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: sltu a3, a0, a2
; RV32-NEXT: slli a1, a1, 5 ; CHECK-NEXT: addi a3, a3, -1
; RV32-NEXT: sub sp, sp, a1 ; CHECK-NEXT: and a2, a3, a2
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb ; CHECK-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: lui a1, 349525 ; CHECK-NEXT: vrsub.vi v24, v16, 0
; RV32-NEXT: addi a1, a1, 1365 ; CHECK-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: sw a1, 44(sp) ; CHECK-NEXT: fsrmi a2, 1
; RV32-NEXT: sw a1, 40(sp) ; CHECK-NEXT: vfcvt.f.xu.v v16, v16
; RV32-NEXT: lui a1, 209715 ; CHECK-NEXT: fsrm a2
; RV32-NEXT: addi a1, a1, 819 ; CHECK-NEXT: li a2, 52
; RV32-NEXT: sw a1, 36(sp) ; CHECK-NEXT: vsrl.vx v16, v16, a2
; RV32-NEXT: sw a1, 32(sp) ; CHECK-NEXT: li a3, 1023
; RV32-NEXT: lui a1, 61681 ; CHECK-NEXT: vsub.vx v16, v16, a3
; RV32-NEXT: addi a1, a1, -241 ; CHECK-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: sw a1, 28(sp) ; CHECK-NEXT: # %bb.1:
; RV32-NEXT: sw a1, 24(sp) ; CHECK-NEXT: mv a0, a1
; RV32-NEXT: lui a1, 4112 ; CHECK-NEXT: .LBB95_2:
; RV32-NEXT: addi a1, a1, 257 ; CHECK-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: sw a1, 20(sp) ; CHECK-NEXT: vrsub.vi v24, v8, 0
; RV32-NEXT: sw a1, 16(sp) ; CHECK-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: csrr a1, vlenb ; CHECK-NEXT: fsrmi a0, 1
; RV32-NEXT: sub a2, a0, a1 ; CHECK-NEXT: vfcvt.f.xu.v v8, v8
; RV32-NEXT: sltu a3, a0, a2 ; CHECK-NEXT: vsrl.vx v8, v8, a2
; RV32-NEXT: addi a3, a3, -1 ; CHECK-NEXT: vsub.vx v8, v8, a3
; RV32-NEXT: and a3, a3, a2 ; CHECK-NEXT: fsrm a0
; RV32-NEXT: li a2, 1 ; CHECK-NEXT: ret
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v16, a2
; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24
; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB95_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v8, a2
; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret
;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:
; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1
; RV64-NEXT: and a3, a3, a2
; RV64-NEXT: li a2, 1
; RV64-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v24, v16, a2
; RV64-NEXT: vnot.v v16, v16
; RV64-NEXT: vand.vv v16, v16, v24
; RV64-NEXT: vsrl.vi v24, v16, 1
; RV64-NEXT: lui a3, 349525
; RV64-NEXT: addiw a3, a3, 1365
; RV64-NEXT: slli a4, a3, 32
; RV64-NEXT: add a3, a3, a4
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v16, v16, v24
; RV64-NEXT: lui a4, 209715
; RV64-NEXT: addiw a4, a4, 819
; RV64-NEXT: slli a5, a4, 32
; RV64-NEXT: add a4, a4, a5
; RV64-NEXT: vand.vx v24, v16, a4
; RV64-NEXT: vsrl.vi v16, v16, 2
; RV64-NEXT: vand.vx v16, v16, a4
; RV64-NEXT: vadd.vv v16, v24, v16
; RV64-NEXT: vsrl.vi v24, v16, 4
; RV64-NEXT: vadd.vv v16, v16, v24
; RV64-NEXT: lui a5, 61681
; RV64-NEXT: addiw a5, a5, -241
; RV64-NEXT: slli a6, a5, 32
; RV64-NEXT: add a5, a5, a6
; RV64-NEXT: vand.vx v16, v16, a5
; RV64-NEXT: lui a6, 4112
; RV64-NEXT: addiw a6, a6, 257
; RV64-NEXT: slli a7, a6, 32
; RV64-NEXT: add a6, a6, a7
; RV64-NEXT: vmul.vx v16, v16, a6
; RV64-NEXT: li a7, 56
; RV64-NEXT: vsrl.vx v16, v16, a7
; RV64-NEXT: bltu a0, a1, .LBB95_2
; RV64-NEXT: # %bb.1:
; RV64-NEXT: mv a0, a1
; RV64-NEXT: .LBB95_2:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v24, v8, a2
; RV64-NEXT: vnot.v v8, v8
; RV64-NEXT: vand.vv v8, v8, v24
; RV64-NEXT: vsrl.vi v24, v8, 1
; RV64-NEXT: vand.vx v24, v24, a3
; RV64-NEXT: vsub.vv v8, v8, v24
; RV64-NEXT: vand.vx v24, v8, a4
; RV64-NEXT: vsrl.vi v8, v8, 2
; RV64-NEXT: vand.vx v8, v8, a4
; RV64-NEXT: vadd.vv v8, v24, v8
; RV64-NEXT: vsrl.vi v24, v8, 4
; RV64-NEXT: vadd.vv v8, v8, v24
; RV64-NEXT: vand.vx v8, v8, a5
; RV64-NEXT: vmul.vx v8, v8, a6
; RV64-NEXT: vsrl.vx v8, v8, a7
; RV64-NEXT: ret
; ;
; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked: ; CHECK-ZVBB-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:
; CHECK-ZVBB: # %bb.0: ; CHECK-ZVBB: # %bb.0:
; CHECK-ZVBB-NEXT: csrr a1, vlenb ; CHECK-ZVBB-NEXT: csrr a1, vlenb
; CHECK-ZVBB-NEXT: sub a2, a0, a1 ; CHECK-ZVBB-NEXT: sub a2, a0, a1
; CHECK-ZVBB-NEXT: sltu a3, a0, a2 ; CHECK-ZVBB-NEXT: sltu a3, a0, a2
; CHECK-ZVBB-NEXT: addi a3, a3, -1 ; CHECK-ZVBB-NEXT: addi a3, a3, -1
; CHECK-ZVBB-NEXT: and a2, a3, a2 ; CHECK-ZVBB-NEXT: and a2, a3, a2
Show All 14 Lines
llvm/lib/Target/RISCV/RISCVISelLowering.cpp