[RISCV][WebAssembly][TargetLowering] Allow expandCTLZ/expandCTTZ to rely on CTPOP expansion for vectors.

[craig.topper]

Summary

Our fallback expansion for CTLZ/CTTZ relies on CTPOP. If CTPOP
isn't legal or custom for a vector type we would scalarize the
CTLZ/CTTZ. This is different than CTPOP itself which would use a
vector expansion.

This patch teaches expandCTLZ/CTTZ to rely on the vector CTPOP
expansion instead of scalarizing. To do this I had to add additional
checks to make sure the operations used by CTPOP expansions are all
supported. Some of the operations were already needed for the CTLZ/CTTZ
expansion.

This is a huge improvement to the RISCV which doesn't have a scalar
ctlz or cttz in the base ISA.

For WebAssembly, I've added Custom lowering to keep the scalarizing behavior.
I've also extended the scalarizing to CTPOP.

[tlively]

Hmm yeah the new lowerings for WebAssembly don't look great. Would there be a way to disable this change for Wasm?

[craig.topper]

In D111919#3071254, @tlively wrote:

Hmm yeah the new lowerings for WebAssembly don't look great. Would there be a way to disable this change for Wasm?

Would you want ctpop to go to scalarization as well?

[tlively]

In D111919#3071315, @craig.topper wrote:

In D111919#3071254, @tlively wrote:

Hmm yeah the new lowerings for WebAssembly don't look great. Would there be a way to disable this change for Wasm?

Would you want ctpop to go to scalarization as well?

Yeah actually that would probably be fine if it makes things simpler.

[craig.topper]

In D111919#3071452, @tlively wrote:

In D111919#3071315, @craig.topper wrote:

In D111919#3071254, @tlively wrote:

Hmm yeah the new lowerings for WebAssembly don't look great. Would there be a way to disable this change for Wasm?

Would you want ctpop to go to scalarization as well?

Yeah actually that would probably be fine if it makes things simpler.

I'm not sure if it is easier or not. I just thought it might be better for overall consistency.

[tlively]

Yes, I agree.

[craig.topper]

Add Custom lowering to WebAssembly to keep the unrolled code. Also unroll CTPOP.

[tlively]

Thanks, the WebAssembly portion LGTM. The TargetLowering.cpp change LGTM as well, modulo that one comment.

llvm/lib/CodeGen/SelectionDAG/TargetLowering.cpp

7080

Would it make sense to extract this part into a separate variable called CanLowerCTPOP or similar? Then if the ctpop lowering ever changes it will be easier to know what to update here.

[craig.topper]

Move CTPOP checks into a helper function to share.

[frasercrmck]

Hard to argue with the RISC-V changes. I think it's looking good with the helper method.

I think there's some clang-format warnings which can be fixed up but otherwise LGTM.

llvm/lib/CodeGen/SelectionDAG/TargetLowering.cpp

 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
 //
 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
 // See https://llvm.org/LICENSE.txt for license information.
 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
 //
 //===----------------------------------------------------------------------===//
 //
if (Node->getFlags().hasNoNaNs()) {
     Flags.setNoSignedZeros(true);
     SelCC->setFlags(Flags);
     return SelCC;
   }
 
   return SDValue();
 }
 
+// Only expand vector types if we have the appropriate vector bit operations.
+static bool canExpandVectorCTPOP(const TargetLowering &TLI, EVT VT) {
+  assert(VT.isVector() && "Expected vector type");
+  unsigned Len = VT.getScalarSizeInBits();
+  return TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
+                        TLI.isOperationLegalOrCustom(ISD::SUB, VT) &&
+                        TLI.isOperationLegalOrCustom(ISD::SRL, VT) &&
+                        (Len == 8 || TLI.isOperationLegalOrCustom(ISD::MUL, VT)) &&
+                        TLI.isOperationLegalOrCustomOrPromote(ISD::AND, VT);
+}
+
 bool TargetLowering::expandCTPOP(SDNode *Node, SDValue &Result,
                                  SelectionDAG &DAG) const {
   SDLoc dl(Node);
   EVT VT = Node->getValueType(0);
   EVT ShVT = getShiftAmountTy(VT, DAG.getDataLayout());
   SDValue Op = Node->getOperand(0);
   unsigned Len = VT.getScalarSizeInBits();
   assert(VT.isInteger() && "CTPOP not implemented for this type.");
 
   // TODO: Add support for irregular type lengths.
   if (!(Len <= 128 && Len % 8 == 0))
     return false;
 
   // Only expand vector types if we have the appropriate vector bit operations.
-  if (VT.isVector() && (!isOperationLegalOrCustom(ISD::ADD, VT) ||
-                        !isOperationLegalOrCustom(ISD::SUB, VT) ||
-                        !isOperationLegalOrCustom(ISD::SRL, VT) ||
-                        (Len != 8 && !isOperationLegalOrCustom(ISD::MUL, VT)) ||
-                        !isOperationLegalOrCustomOrPromote(ISD::AND, VT)))
+  if (VT.isVector() && !canExpandVectorCTPOP(*this, VT))
     return false;
 
   // This is the "best" algorithm from
   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
   SDValue Mask55 =
       DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), dl, VT);
   SDValue Mask33 =
       DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), dl, VT);
if (isOperationLegalOrCustom(ISD::CTLZ_ZERO_UNDEF, VT)) {
     SDValue CTLZ = DAG.getNode(ISD::CTLZ_ZERO_UNDEF, dl, VT, Op);
     SDValue Zero = DAG.getConstant(0, dl, VT);
     SDValue SrcIsZero = DAG.getSetCC(dl, SetCCVT, Op, Zero, ISD::SETEQ);
     Result = DAG.getNode(ISD::SELECT, dl, VT, SrcIsZero,
                          DAG.getConstant(NumBitsPerElt, dl, VT), CTLZ);
     return true;
   }
 
+  unsigned Len = VT.getScalarSizeInBits();
+
   // Only expand vector types if we have the appropriate vector bit operations.
+  // This includes the operations needed to expand CTPOP if it isn't supported.
   if (VT.isVector() && (!isPowerOf2_32(NumBitsPerElt) ||
-                        !isOperationLegalOrCustom(ISD::CTPOP, VT) ||
+                        (!isOperationLegalOrCustom(ISD::CTPOP, VT) &&
+                         !canExpandVectorCTPOP(*this, VT)) ||
                         !isOperationLegalOrCustom(ISD::SRL, VT) ||
                         !isOperationLegalOrCustomOrPromote(ISD::OR, VT)))
     return false;
 
   // for now, we do this:
   // x = x | (x >> 1);
   // x = x | (x >> 2);
   // ...
if (isOperationLegalOrCustom(ISD::CTTZ_ZERO_UNDEF, VT)) {
     SDValue Zero = DAG.getConstant(0, dl, VT);
     SDValue SrcIsZero = DAG.getSetCC(dl, SetCCVT, Op, Zero, ISD::SETEQ);
     Result = DAG.getNode(ISD::SELECT, dl, VT, SrcIsZero,
                          DAG.getConstant(NumBitsPerElt, dl, VT), CTTZ);
     return true;
   }
 
   // Only expand vector types if we have the appropriate vector bit operations.
+  // This includes the operations needed to expand CTPOP if it isn't supported.
   if (VT.isVector() && (!isPowerOf2_32(NumBitsPerElt) ||
                         (!isOperationLegalOrCustom(ISD::CTPOP, VT) &&
-                         !isOperationLegalOrCustom(ISD::CTLZ, VT)) ||
+                         !isOperationLegalOrCustom(ISD::CTLZ, VT) &&
+                         !canExpandVectorCTPOP(*this, VT)) ||
                         !isOperationLegalOrCustom(ISD::SUB, VT) ||
                         !isOperationLegalOrCustomOrPromote(ISD::AND, VT) ||
                         !isOperationLegalOrCustomOrPromote(ISD::XOR, VT)))
     return false;
 
   // for now, we use: { return popcount(~x & (x - 1)); }
   // unless the target has ctlz but not ctpop, in which case we use:
   // { return 32 - nlz(~x & (x-1)); }

llvm/lib/Target/WebAssembly/WebAssemblyISelLowering.cpp

 //=- WebAssemblyISelLowering.cpp - WebAssembly DAG Lowering Implementation -==//
 //
 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
 // See https://llvm.org/LICENSE.txt for license information.
 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
 //
 //===----------------------------------------------------------------------===//
 ///
if (Subtarget->hasSIMD128()) {
     setOperationAction(ISD::MUL, MVT::v16i8, Expand);
 
     // There is no vector conditional select instruction
     for (auto T : {MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v4f32, MVT::v2i64,
                    MVT::v2f64})
       setOperationAction(ISD::SELECT_CC, T, Expand);
 
     // Expand integer operations supported for scalars but not SIMD
-    for (auto Op : {ISD::CTLZ, ISD::CTTZ, ISD::CTPOP, ISD::SDIV, ISD::UDIV,
+    for (auto Op : {ISD::SDIV, ISD::UDIV,
                     ISD::SREM, ISD::UREM, ISD::ROTL, ISD::ROTR})
       for (auto T : {MVT::v16i8, MVT::v8i16, MVT::v4i32, MVT::v2i64})
         setOperationAction(Op, T, Expand);
 
     // But we do have integer min and max operations
     for (auto Op : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
       for (auto T : {MVT::v16i8, MVT::v8i16, MVT::v4i32})
         setOperationAction(Op, T, Legal);
 
-    // And we have popcnt for i8x16
+    // And we have popcnt for i8x16. It can be used to expand ctlz/cttz.
     setOperationAction(ISD::CTPOP, MVT::v16i8, Legal);
+    setOperationAction(ISD::CTLZ, MVT::v16i8, Expand);
+    setOperationAction(ISD::CTTZ, MVT::v16i8, Expand);
+
+    // Custom lower bit counting operations for other types to scalarize them.
+    for (auto Op : {ISD::CTLZ, ISD::CTTZ, ISD::CTPOP})
+      for (auto T : {MVT::v8i16, MVT::v4i32, MVT::v2i64})
+        setOperationAction(Op, T, Custom);
 
     // Expand float operations supported for scalars but not SIMD
     for (auto Op : {ISD::FCOPYSIGN, ISD::FLOG, ISD::FLOG2, ISD::FLOG10,
                     ISD::FEXP, ISD::FEXP2, ISD::FRINT})
       for (auto T : {MVT::v4f32, MVT::v2f64})
         setOperationAction(Op, T, Expand);
 
     // Unsigned comparison operations are unavailable for i64x2 vectors.
case ISD::SRL:
     return LowerShift(Op, DAG);
   case ISD::FP_TO_SINT_SAT:
   case ISD::FP_TO_UINT_SAT:
     return LowerFP_TO_INT_SAT(Op, DAG);
   case ISD::LOAD:
     return LowerLoad(Op, DAG);
   case ISD::STORE:
     return LowerStore(Op, DAG);
+  case ISD::CTPOP:
+  case ISD::CTLZ:
+  case ISD::CTTZ:
+    return DAG.UnrollVectorOp(Op.getNode());
   }
 }
 
 static bool IsWebAssemblyGlobal(SDValue Op) {
   if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op))
     return WebAssembly::isWasmVarAddressSpace(GA->getAddressSpace());
 
   return false;

llvm/test/CodeGen/RISCV/rvv/fixed-vectors-ctlz.ll

 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
 ; RUN: llc -mtriple=riscv32 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=2 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX2-RV32
 ; RUN: llc -mtriple=riscv64 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=2 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX2-RV64
 ; RUN: llc -mtriple=riscv32 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=1 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX1-RV32
 ; RUN: llc -mtriple=riscv64 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=1 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX1-RV64
 
-define void @ctlz_v16i8(<16 x i8>* %x, <16 x i8>* %y) {
+define void @ctlz_v16i8(<16 x i8>* %x, <16 x i8>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v16i8:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 16, e8, m1, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle8.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v8
-; LMULMAX2-RV32-NEXT:    andi a1, a1, 255
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 1
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 8
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 16
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    not a2, a1
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 1
-; LMULMAX2-RV32-NEXT:    lui a1, 349525
-; LMULMAX2-RV32-NEXT:    addi a6, a1, 1365
-; LMULMAX2-RV32-NEXT:    and a3, a3, a6
-; LMULMAX2-RV32-NEXT:    sub a3, a2, a3
-; LMULMAX2-RV32-NEXT:    lui a2, 209715
-; LMULMAX2-RV32-NEXT:    addi a2, a2, 819
-; LMULMAX2-RV32-NEXT:    and a4, a3, a2
-; LMULMAX2-RV32-NEXT:    srli a3, a3, 2
-; LMULMAX2-RV32-NEXT:    and a3, a3, a2
-; LMULMAX2-RV32-NEXT:    add a3, a4, a3
-; LMULMAX2-RV32-NEXT:    srli a4, a3, 4
-; LMULMAX2-RV32-NEXT:    add a4, a3, a4
-; LMULMAX2-RV32-NEXT:    lui a3, 61681
-; LMULMAX2-RV32-NEXT:    addi a3, a3, -241
-; LMULMAX2-RV32-NEXT:    and a5, a4, a3
-; LMULMAX2-RV32-NEXT:    lui a4, 4112
-; LMULMAX2-RV32-NEXT:    addi a4, a4, 257
-; LMULMAX2-RV32-NEXT:    mul a5, a5, a4
-; LMULMAX2-RV32-NEXT:    srli a5, a5, 24
-; LMULMAX2-RV32-NEXT:    addi a5, a5, -24
-; LMULMAX2-RV32-NEXT:    sb a5, 16(sp)
-; LMULMAX2-RV32-NEXT:    vsetivli zero, 1, e8, m1, ta, mu
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v9, v8, 15
-; LMULMAX2-RV32-NEXT:    vmv.x.s a5, v9
-; LMULMAX2-RV32-NEXT:    andi a5, a5, 255
-; LMULMAX2-RV32-NEXT:    srli a1, a5, 1
-; LMULMAX2-RV32-NEXT:    or a1, a5, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 8
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 16
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    not a1, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
-; LMULMAX2-RV32-NEXT:    and a5, a5, a6
-; LMULMAX2-RV32-NEXT:    sub a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a5, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a2
-; LMULMAX2-RV32-NEXT:    add a1, a5, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    add a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
-; LMULMAX2-RV32-NEXT:    mul a1, a1, a4
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 24
-; LMULMAX2-RV32-NEXT:    addi a1, a1, -24
-; LMULMAX2-RV32-NEXT:    sb a1, 31(sp)
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v9, v8, 14
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v9
-; LMULMAX2-RV32-NEXT:    andi a1, a1, 255
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 8
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 16
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    not a1, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
-; LMULMAX2-RV32-NEXT:    and a5, a5, a6
-; LMULMAX2-RV32-NEXT:    sub a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a5, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a2
-; LMULMAX2-RV32-NEXT:    add a1, a5, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    add a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
-; LMULMAX2-RV32-NEXT:    mul a1, a1, a4
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 24
-; LMULMAX2-RV32-NEXT:    addi a1, a1, -24
-; LMULMAX2-RV32-NEXT:    sb a1, 30(sp)
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v9, v8, 13
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v9
-; LMULMAX2-RV32-NEXT:    andi a1, a1, 255
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 8
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 16
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    not a1, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
-; LMULMAX2-RV32-NEXT:    and a5, a5, a6
-; LMULMAX2-RV32-NEXT:    sub a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a5, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a2
-; LMULMAX2-RV32-NEXT:    add a1, a5, a1
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 4
-; LMULMAX2-RV32-NEXT:    add a1, a1, a5
-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
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-; LMULMAX2-RV32-NEXT:    srli a1, a1, 24
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+; LMULMAX1-RV64-NEXT:    addi a1, zero, 51
+; LMULMAX1-RV64-NEXT:    vand.vx v9, v8, a1
+; LMULMAX1-RV64-NEXT:    vsrl.vi v8, v8, 2
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    vadd.vv v8, v9, v8
+; LMULMAX1-RV64-NEXT:    vsrl.vi v9, v8, 4
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+; LMULMAX1-RV64-NEXT:    vand.vi v8, v8, 15
 ; LMULMAX1-RV64-NEXT:    vse8.v v8, (a0)
-; LMULMAX1-RV64-NEXT:    addi sp, sp, 32
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <16 x i8>, <16 x i8>* %x
   %b = load <16 x i8>, <16 x i8>* %y
   %c = call <16 x i8> @llvm.ctlz.v16i8(<16 x i8> %a, i1 false)
   store <16 x i8> %c, <16 x i8>* %x
   ret void
 }
 declare <16 x i8> @llvm.ctlz.v16i8(<16 x i8>, i1)
 
-define void @ctlz_v8i16(<8 x i16>* %x, <8 x i16>* %y) {
+define void @ctlz_v8i16(<8 x i16>* %x, <8 x i16>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v8i16:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 8, e16, m1, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle16.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    vmv.x.s a2, v8
-; LMULMAX2-RV32-NEXT:    lui a1, 16
-; LMULMAX2-RV32-NEXT:    addi a6, a1, -1
-; LMULMAX2-RV32-NEXT:    and a2, a2, a6
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 1
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-; LMULMAX2-RV32-NEXT:    srli a3, a2, 2
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-; LMULMAX2-RV32-NEXT:    srli a3, a2, 4
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
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-; LMULMAX2-RV32-NEXT:    lui a2, 349525
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   store <8 x i16> %c, <8 x i16>* %x
   ret void
 }
 declare <8 x i16> @llvm.ctlz.v8i16(<8 x i16>, i1)
 
-define void @ctlz_v4i32(<4 x i32>* %x, <4 x i32>* %y) {
+define void @ctlz_v4i32(<4 x i32>* %x, <4 x i32>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v4i32:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
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 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 4, e32, m1, ta, mu
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-; LMULMAX1-RV64-NEXT:    or a1, a1, a5
-; LMULMAX1-RV64-NEXT:    not a1, a1
-; LMULMAX1-RV64-NEXT:    srli a5, a1, 1
-; LMULMAX1-RV64-NEXT:    and a5, a5, a6
-; LMULMAX1-RV64-NEXT:    sub a1, a1, a5
-; LMULMAX1-RV64-NEXT:    and a5, a1, a2
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+; LMULMAX1-RV64-NEXT:    lui a1, 61681
+; LMULMAX1-RV64-NEXT:    addiw a1, a1, -241
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a1
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 ; LMULMAX1-RV64-NEXT:    vse32.v v8, (a0)
-; LMULMAX1-RV64-NEXT:    addi sp, sp, 32
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <4 x i32>, <4 x i32>* %x
   %b = load <4 x i32>, <4 x i32>* %y
   %c = call <4 x i32> @llvm.ctlz.v4i32(<4 x i32> %a, i1 false)
   store <4 x i32> %c, <4 x i32>* %x
   ret void
 }
 declare <4 x i32> @llvm.ctlz.v4i32(<4 x i32>, i1)
 
-define void @ctlz_v2i64(<2 x i64>* %x, <2 x i64>* %y) {
+define void @ctlz_v2i64(<2 x i64>* %x, <2 x i64>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v2i64:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle64.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    sw zero, 28(sp)
-; LMULMAX2-RV32-NEXT:    sw zero, 20(sp)
-; LMULMAX2-RV32-NEXT:    addi a6, zero, 32
-; LMULMAX2-RV32-NEXT:    vsetivli zero, 1, e64, m1, ta, mu
-; LMULMAX2-RV32-NEXT:    vsrl.vx v9, v8, a6
-; LMULMAX2-RV32-NEXT:    vmv.x.s a5, v9
+; LMULMAX2-RV32-NEXT:    vsrl.vi v9, v8, 1
+; LMULMAX2-RV32-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX2-RV32-NEXT:    vor.vv v8, v8, v9
+; LMULMAX2-RV32-NEXT:    vsrl.vi v9, v8, 4
+; LMULMAX2-RV32-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX2-RV32-NEXT:    vsrl.vi v9, v8, 16
+; LMULMAX2-RV32-NEXT:    vor.vv v8, v8, v9
+; LMULMAX2-RV32-NEXT:    addi a1, zero, 32
+; LMULMAX2-RV32-NEXT:    vsrl.vx v9, v8, a1
+; LMULMAX2-RV32-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX2-RV32-NEXT:    vmv.v.i v9, -1
+; LMULMAX2-RV32-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
+; LMULMAX2-RV32-NEXT:    vxor.vv v8, v8, v9
+; LMULMAX2-RV32-NEXT:    vsrl.vi v9, v8, 1
 ; LMULMAX2-RV32-NEXT:    lui a1, 349525
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-; LMULMAX2-RV32-NEXT:    addi a3, a1, 819
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+; LMULMAX2-RV32-NEXT:    vadd.vv v8, v8, v9
 ; LMULMAX2-RV32-NEXT:    lui a1, 61681
-; LMULMAX2-RV32-NEXT:    addi a7, a1, -241
+; LMULMAX2-RV32-NEXT:    addi a1, a1, -241
+; LMULMAX2-RV32-NEXT:    vsetivli zero, 4, e32, m1, ta, mu
+; LMULMAX2-RV32-NEXT:    vmv.v.x v9, a1
+; LMULMAX2-RV32-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
+; LMULMAX2-RV32-NEXT:    vand.vv v8, v8, v9
 ; LMULMAX2-RV32-NEXT:    lui a1, 4112
-; LMULMAX2-RV32-NEXT:    addi a2, a1, 257
-; LMULMAX2-RV32-NEXT:    bnez a5, .LBB3_2
-; LMULMAX2-RV32-NEXT:  # %bb.1:
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v8
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 1
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
-; LMULMAX2-RV32-NEXT:    srli a5, a1, 8
-; LMULMAX2-RV32-NEXT:    or a1, a1, a5
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-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
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-; LMULMAX2-RV32-NEXT:    j .LBB3_3
-; LMULMAX2-RV32-NEXT:  .LBB3_2:
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-; LMULMAX2-RV32-NEXT:    bnez a1, .LBB3_5
-; LMULMAX2-RV32-NEXT:  # %bb.4:
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v8
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+; LMULMAX2-RV32-NEXT:    vmul.vv v8, v8, v9
+; LMULMAX2-RV32-NEXT:    addi a1, zero, 56
+; LMULMAX2-RV32-NEXT:    vsrl.vx v8, v8, a1
 ; LMULMAX2-RV32-NEXT:    vse64.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    addi sp, sp, 32
 ; LMULMAX2-RV32-NEXT:    ret
 ;
 ; LMULMAX2-RV64-LABEL: ctlz_v2i64:
 ; LMULMAX2-RV64:       # %bb.0:
 ; LMULMAX2-RV64-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
 ; LMULMAX2-RV64-NEXT:    vle64.v v8, (a0)
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-; LMULMAX2-RV64-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV64-NEXT:    or a1, a1, a2
-; LMULMAX2-RV64-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV64-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV64-NEXT:    addiw a5, a5, 257
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-; LMULMAX1-RV64-NEXT:    srli a2, a1, 2
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-; LMULMAX1-RV64-NEXT:    addi a2, a2, 819
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+; LMULMAX1-RV64-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX1-RV64-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX1-RV64-NEXT:    vor.vv v8, v8, v9
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+; LMULMAX1-RV64-NEXT:    addi a1, a1, 819
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+; LMULMAX1-RV64-NEXT:    lui a1, 3855
+; LMULMAX1-RV64-NEXT:    addiw a1, a1, 241
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+; LMULMAX1-RV64-NEXT:    addi a1, a1, -241
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 12
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 241
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 12
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+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    lui a1, 4112
+; LMULMAX1-RV64-NEXT:    addiw a1, a1, 257
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 16
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 257
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 16
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 257
+; LMULMAX1-RV64-NEXT:    vmul.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    addi a1, zero, 56
+; LMULMAX1-RV64-NEXT:    vsrl.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    vse64.v v8, (a0)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <2 x i64>, <2 x i64>* %x
   %b = load <2 x i64>, <2 x i64>* %y
   %c = call <2 x i64> @llvm.ctlz.v2i64(<2 x i64> %a, i1 false)
   store <2 x i64> %c, <2 x i64>* %x
   ret void
 }
 declare <2 x i64> @llvm.ctlz.v2i64(<2 x i64>, i1)
 
-define void @ctlz_v32i8(<32 x i8>* %x, <32 x i8>* %y) {
+define void @ctlz_v32i8(<32 x i8>* %x, <32 x i8>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v32i8:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    sw s0, 88(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    .cfi_offset ra, -4
-; LMULMAX2-RV32-NEXT:    .cfi_offset s0, -8
-; LMULMAX2-RV32-NEXT:    addi s0, sp, 96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa s0, 0
-; LMULMAX2-RV32-NEXT:    andi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    addi a6, zero, 32
-; LMULMAX2-RV32-NEXT:    vsetvli zero, a6, e8, m2, ta, mu
+; LMULMAX2-RV32-NEXT:    addi a1, zero, 32
+; LMULMAX2-RV32-NEXT:    vsetvli zero, a1, e8, m2, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle8.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    vmv.x.s a2, v8
-; LMULMAX2-RV32-NEXT:    andi a2, a2, 255
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 1
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 2
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 4
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 8
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 16
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    not a3, a2
-; LMULMAX2-RV32-NEXT:    srli a4, a3, 1
-; LMULMAX2-RV32-NEXT:    lui a2, 349525
-; LMULMAX2-RV32-NEXT:    addi a7, a2, 1365
-; LMULMAX2-RV32-NEXT:    and a4, a4, a7
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-; LMULMAX2-RV32-NEXT:    lui a3, 209715
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-; LMULMAX2-RV32-NEXT:    add a5, a4, a5
-; LMULMAX2-RV32-NEXT:    lui a4, 61681
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-; LMULMAX2-RV32-NEXT:    and a1, a5, a4
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-; LMULMAX2-RV32-NEXT:    addi a1, a1, -24
-; LMULMAX2-RV32-NEXT:    sb a1, 32(sp)
-; LMULMAX2-RV32-NEXT:    vsetivli zero, 1, e8, m2, ta, mu
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 31
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-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    srli a2, a1, 1
-; LMULMAX2-RV32-NEXT:    and a2, a2, a7
-; LMULMAX2-RV32-NEXT:    sub a1, a1, a2
-; LMULMAX2-RV32-NEXT:    and a2, a1, a3
-; LMULMAX2-RV32-NEXT:    srli a1, a1, 2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
-; LMULMAX2-RV32-NEXT:    add a1, a2, a1
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV32-NEXT:    add a1, a1, a2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a4
-; LMULMAX2-RV32-NEXT:    mul a1, a1, a5
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-; LMULMAX2-RV32-NEXT:    addi a1, a1, -24
-; LMULMAX2-RV32-NEXT:    sb a1, 63(sp)
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 30
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v10
-; LMULMAX2-RV32-NEXT:    andi a1, a1, 255
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 1
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    not a1, a1
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-; LMULMAX2-RV32-NEXT:    and a2, a2, a7
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-; LMULMAX2-RV32-NEXT:    srli a1, a1, 2
-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
-; LMULMAX2-RV32-NEXT:    add a1, a2, a1
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV32-NEXT:    add a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    srli a1, a1, 24
-; LMULMAX2-RV32-NEXT:    addi a1, a1, -24
-; LMULMAX2-RV32-NEXT:    sb a1, 62(sp)
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 29
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v10
-; LMULMAX2-RV32-NEXT:    andi a1, a1, 255
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 1
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
-; LMULMAX2-RV32-NEXT:    add a1, a2, a1
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-; LMULMAX1-RV64-NEXT:    srli a2, a1, 32
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+; LMULMAX1-RV64-NEXT:    vor.vv v9, v9, v10
+; LMULMAX1-RV64-NEXT:    vxor.vi v9, v9, -1
+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v9, 1
+; LMULMAX1-RV64-NEXT:    vand.vx v10, v10, a2
+; LMULMAX1-RV64-NEXT:    vsub.vv v9, v9, v10
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+; LMULMAX1-RV64-NEXT:    vsrl.vi v9, v9, 2
+; LMULMAX1-RV64-NEXT:    vand.vx v9, v9, a3
+; LMULMAX1-RV64-NEXT:    vadd.vv v9, v10, v9
+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v9, 4
+; LMULMAX1-RV64-NEXT:    vadd.vv v9, v9, v10
+; LMULMAX1-RV64-NEXT:    vand.vi v9, v9, 15
+; LMULMAX1-RV64-NEXT:    vse8.v v9, (a0)
+; LMULMAX1-RV64-NEXT:    vse8.v v8, (a1)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <32 x i8>, <32 x i8>* %x
   %b = load <32 x i8>, <32 x i8>* %y
   %c = call <32 x i8> @llvm.ctlz.v32i8(<32 x i8> %a, i1 false)
   store <32 x i8> %c, <32 x i8>* %x
   ret void
 }
 declare <32 x i8> @llvm.ctlz.v32i8(<32 x i8>, i1)
 
-define void @ctlz_v16i16(<16 x i16>* %x, <16 x i16>* %y) {
+define void @ctlz_v16i16(<16 x i16>* %x, <16 x i16>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v16i16:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    sw s0, 88(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    .cfi_offset ra, -4
-; LMULMAX2-RV32-NEXT:    .cfi_offset s0, -8
-; LMULMAX2-RV32-NEXT:    addi s0, sp, 96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa s0, 0
-; LMULMAX2-RV32-NEXT:    andi sp, sp, -32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 16, e16, m2, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle16.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    vmv.x.s a2, v8
-; LMULMAX2-RV32-NEXT:    lui a1, 16
-; LMULMAX2-RV32-NEXT:    addi a6, a1, -1
-; LMULMAX2-RV32-NEXT:    and a2, a2, a6
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 1
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
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-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 4
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a3, a2, 8
-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
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-; LMULMAX2-RV32-NEXT:    or a2, a2, a3
-; LMULMAX2-RV32-NEXT:    not a3, a2
-; LMULMAX2-RV32-NEXT:    srli a4, a3, 1
-; LMULMAX2-RV32-NEXT:    lui a2, 349525
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-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
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-; LMULMAX2-RV32-NEXT:    or a1, a1, a2
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 8
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-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
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-; LMULMAX2-RV32-NEXT:    srli a2, a1, 2
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-; LMULMAX2-RV32-NEXT:    not a1, a1
-; LMULMAX2-RV32-NEXT:    srli a2, a1, 1
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-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
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-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 13
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v10
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+; LMULMAX1-RV64-NEXT:    vse16.v v8, (a1)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <16 x i16>, <16 x i16>* %x
   %b = load <16 x i16>, <16 x i16>* %y
   %c = call <16 x i16> @llvm.ctlz.v16i16(<16 x i16> %a, i1 false)
   store <16 x i16> %c, <16 x i16>* %x
   ret void
 }
 declare <16 x i16> @llvm.ctlz.v16i16(<16 x i16>, i1)
 
-define void @ctlz_v8i32(<8 x i32>* %x, <8 x i32>* %y) {
+define void @ctlz_v8i32(<8 x i32>* %x, <8 x i32>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v8i32:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    sw s0, 88(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    .cfi_offset ra, -4
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 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 8, e32, m2, ta, mu
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-; LMULMAX1-RV64-NEXT:    addi a1, sp, 32
-; LMULMAX1-RV64-NEXT:    vle32.v v9, (a1)
-; LMULMAX1-RV64-NEXT:    vse32.v v8, (a0)
-; LMULMAX1-RV64-NEXT:    vse32.v v9, (a6)
-; LMULMAX1-RV64-NEXT:    addi sp, sp, 48
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 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <8 x i32>, <8 x i32>* %x
   %b = load <8 x i32>, <8 x i32>* %y
   %c = call <8 x i32> @llvm.ctlz.v8i32(<8 x i32> %a, i1 false)
   store <8 x i32> %c, <8 x i32>* %x
   ret void
 }
 declare <8 x i32> @llvm.ctlz.v8i32(<8 x i32>, i1)
 
-define void @ctlz_v4i64(<4 x i64>* %x, <4 x i64>* %y) {
+define void @ctlz_v4i64(<4 x i64>* %x, <4 x i64>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: ctlz_v4i64:
 ; LMULMAX2-RV32:       # %bb.0:
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-; LMULMAX1-RV64-NEXT:    vmv.v.x v10, a1
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-; LMULMAX1-RV64-NEXT:    srli a2, a1, 1
-; LMULMAX1-RV64-NEXT:    or a1, a1, a2
-; LMULMAX1-RV64-NEXT:    srli a2, a1, 2
-; LMULMAX1-RV64-NEXT:    or a1, a1, a2
-; LMULMAX1-RV64-NEXT:    srli a2, a1, 4
-; LMULMAX1-RV64-NEXT:    or a1, a1, a2
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-; LMULMAX1-RV64-NEXT:    or a1, a1, a2
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-; LMULMAX1-RV64-NEXT:    or a1, a1, a2
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-; LMULMAX1-RV64-NEXT:    mul a1, a1, a5
-; LMULMAX1-RV64-NEXT:    srli a1, a1, 56
-; LMULMAX1-RV64-NEXT:    vsetvli zero, zero, e64, m1, tu, mu
-; LMULMAX1-RV64-NEXT:    vmv.s.x v10, a1
-; LMULMAX1-RV64-NEXT:    vse64.v v10, (a0)
-; LMULMAX1-RV64-NEXT:    vse64.v v9, (a6)
+; LMULMAX1-RV64-NEXT:    addi a4, a4, 819
+; LMULMAX1-RV64-NEXT:    vand.vx v10, v8, a4
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+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a4
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+; LMULMAX1-RV64-NEXT:    addiw a5, a5, 241
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+; LMULMAX1-RV64-NEXT:    slli a5, a5, 12
+; LMULMAX1-RV64-NEXT:    addi a5, a5, 241
+; LMULMAX1-RV64-NEXT:    slli a5, a5, 12
+; LMULMAX1-RV64-NEXT:    addi a5, a5, -241
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a5
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+; LMULMAX1-RV64-NEXT:    addi a2, a2, 257
+; LMULMAX1-RV64-NEXT:    slli a2, a2, 16
+; LMULMAX1-RV64-NEXT:    addi a2, a2, 257
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+; LMULMAX1-RV64-NEXT:    vsrl.vx v9, v9, a1
+; LMULMAX1-RV64-NEXT:    vse64.v v9, (a0)
+; LMULMAX1-RV64-NEXT:    vse64.v v8, (a7)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <4 x i64>, <4 x i64>* %x
   %b = load <4 x i64>, <4 x i64>* %y
   %c = call <4 x i64> @llvm.ctlz.v4i64(<4 x i64> %a, i1 false)
   store <4 x i64> %c, <4 x i64>* %x
   ret void
 }
 declare <4 x i64> @llvm.ctlz.v4i64(<4 x i64>, i1)

llvm/test/CodeGen/RISCV/rvv/fixed-vectors-cttz.ll

 ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
 ; RUN: llc -mtriple=riscv32 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=2 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX2-RV32
 ; RUN: llc -mtriple=riscv64 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=2 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX2-RV64
 ; RUN: llc -mtriple=riscv32 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=1 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX1-RV32
 ; RUN: llc -mtriple=riscv64 -mattr=+m,+experimental-v -riscv-v-vector-bits-min=128 -riscv-v-fixed-length-vector-lmul-max=1 -verify-machineinstrs < %s | FileCheck %s --check-prefixes=LMULMAX1-RV64
 
-define void @cttz_v16i8(<16 x i8>* %x, <16 x i8>* %y) {
+define void @cttz_v16i8(<16 x i8>* %x, <16 x i8>* %y) nounwind {
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 ; LMULMAX1-RV64-NEXT:    vse8.v v8, (a0)
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 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <16 x i8>, <16 x i8>* %x
   %b = load <16 x i8>, <16 x i8>* %y
   %c = call <16 x i8> @llvm.cttz.v16i8(<16 x i8> %a, i1 false)
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 }
 declare <16 x i8> @llvm.cttz.v16i8(<16 x i8>, i1)
 
-define void @cttz_v8i16(<8 x i16>* %x, <8 x i16>* %y) {
+define void @cttz_v8i16(<8 x i16>* %x, <8 x i16>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v8i16:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 8, e16, m1, ta, mu
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+; LMULMAX1-RV64-NEXT:    vsub.vv v8, v8, v9
+; LMULMAX1-RV64-NEXT:    lui a1, 3
+; LMULMAX1-RV64-NEXT:    addiw a1, a1, 819
+; LMULMAX1-RV64-NEXT:    vand.vx v9, v8, a1
+; LMULMAX1-RV64-NEXT:    vsrl.vi v8, v8, 2
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    vadd.vv v8, v9, v8
+; LMULMAX1-RV64-NEXT:    vsrl.vi v9, v8, 4
+; LMULMAX1-RV64-NEXT:    vadd.vv v8, v8, v9
+; LMULMAX1-RV64-NEXT:    lui a1, 1
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 ; LMULMAX1-RV64-NEXT:    vse16.v v8, (a0)
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   %a = load <8 x i16>, <8 x i16>* %x
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   %c = call <8 x i16> @llvm.cttz.v8i16(<8 x i16> %a, i1 false)
   store <8 x i16> %c, <8 x i16>* %x
   ret void
 }
 declare <8 x i16> @llvm.cttz.v8i16(<8 x i16>, i1)
 
-define void @cttz_v4i32(<4 x i32>* %x, <4 x i32>* %y) {
+define void @cttz_v4i32(<4 x i32>* %x, <4 x i32>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v4i32:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 4, e32, m1, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle32.v v8, (a0)
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 ; LMULMAX2-RV32-NEXT:    lui a1, 349525
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+; LMULMAX1-RV64-NEXT:    lui a1, 61681
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   %a = load <4 x i32>, <4 x i32>* %x
   %b = load <4 x i32>, <4 x i32>* %y
   %c = call <4 x i32> @llvm.cttz.v4i32(<4 x i32> %a, i1 false)
   store <4 x i32> %c, <4 x i32>* %x
   ret void
 }
 declare <4 x i32> @llvm.cttz.v4i32(<4 x i32>, i1)
 
-define void @cttz_v2i64(<2 x i64>* %x, <2 x i64>* %y) {
+define void @cttz_v2i64(<2 x i64>* %x, <2 x i64>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v2i64:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle64.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    sw zero, 28(sp)
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+; LMULMAX2-RV32-NEXT:    vsub.vx v9, v8, a1
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+; LMULMAX2-RV32-NEXT:    vmv.v.i v10, -1
+; LMULMAX2-RV32-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
+; LMULMAX2-RV32-NEXT:    vxor.vv v8, v8, v10
+; LMULMAX2-RV32-NEXT:    vand.vv v8, v8, v9
+; LMULMAX2-RV32-NEXT:    vsrl.vi v9, v8, 1
 ; LMULMAX2-RV32-NEXT:    lui a1, 349525
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+; LMULMAX2-RV32-NEXT:    addi a1, a1, 1365
+; LMULMAX2-RV32-NEXT:    vsetivli zero, 4, e32, m1, ta, mu
+; LMULMAX2-RV32-NEXT:    vmv.v.x v10, a1
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 ; LMULMAX2-RV32-NEXT:    lui a1, 209715
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-; LMULMAX1-RV64-NEXT:    addi a2, a2, 819
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-; LMULMAX1-RV64-NEXT:    addi a2, a2, 819
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-; LMULMAX1-RV64-NEXT:    add a1, a4, a1
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-; LMULMAX1-RV64-NEXT:    addi a4, a4, 241
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+; LMULMAX1-RV64-NEXT:    addiw a1, a1, 241
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+; LMULMAX1-RV64-NEXT:    addi a1, a1, -241
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 12
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 241
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 12
+; LMULMAX1-RV64-NEXT:    addi a1, a1, -241
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    lui a1, 4112
+; LMULMAX1-RV64-NEXT:    addiw a1, a1, 257
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 16
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 257
+; LMULMAX1-RV64-NEXT:    slli a1, a1, 16
+; LMULMAX1-RV64-NEXT:    addi a1, a1, 257
+; LMULMAX1-RV64-NEXT:    vmul.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    addi a1, zero, 56
+; LMULMAX1-RV64-NEXT:    vsrl.vx v8, v8, a1
+; LMULMAX1-RV64-NEXT:    vse64.v v8, (a0)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <2 x i64>, <2 x i64>* %x
   %b = load <2 x i64>, <2 x i64>* %y
   %c = call <2 x i64> @llvm.cttz.v2i64(<2 x i64> %a, i1 false)
   store <2 x i64> %c, <2 x i64>* %x
   ret void
 }
 declare <2 x i64> @llvm.cttz.v2i64(<2 x i64>, i1)
 
-define void @cttz_v32i8(<32 x i8>* %x, <32 x i8>* %y) {
+define void @cttz_v32i8(<32 x i8>* %x, <32 x i8>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v32i8:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    sw s0, 88(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    .cfi_offset ra, -4
-; LMULMAX2-RV32-NEXT:    .cfi_offset s0, -8
-; LMULMAX2-RV32-NEXT:    addi s0, sp, 96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa s0, 0
-; LMULMAX2-RV32-NEXT:    andi sp, sp, -32
-; LMULMAX2-RV32-NEXT:    addi a6, zero, 32
-; LMULMAX2-RV32-NEXT:    vsetvli zero, a6, e8, m2, ta, mu
+; LMULMAX2-RV32-NEXT:    addi a1, zero, 32
+; LMULMAX2-RV32-NEXT:    vsetvli zero, a1, e8, m2, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle8.v v8, (a0)
-; LMULMAX2-RV32-NEXT:    vmv.x.s a2, v8
-; LMULMAX2-RV32-NEXT:    ori a2, a2, 256
-; LMULMAX2-RV32-NEXT:    addi a3, a2, -1
-; LMULMAX2-RV32-NEXT:    not a2, a2
-; LMULMAX2-RV32-NEXT:    and a3, a2, a3
-; LMULMAX2-RV32-NEXT:    srli a4, a3, 1
-; LMULMAX2-RV32-NEXT:    lui a2, 349525
-; LMULMAX2-RV32-NEXT:    addi a7, a2, 1365
-; LMULMAX2-RV32-NEXT:    and a4, a4, a7
-; LMULMAX2-RV32-NEXT:    sub a4, a3, a4
-; LMULMAX2-RV32-NEXT:    lui a3, 209715
-; LMULMAX2-RV32-NEXT:    addi a3, a3, 819
-; LMULMAX2-RV32-NEXT:    and a5, a4, a3
-; LMULMAX2-RV32-NEXT:    srli a4, a4, 2
-; LMULMAX2-RV32-NEXT:    and a4, a4, a3
-; LMULMAX2-RV32-NEXT:    add a4, a5, a4
-; LMULMAX2-RV32-NEXT:    srli a5, a4, 4
-; LMULMAX2-RV32-NEXT:    add a5, a4, a5
-; LMULMAX2-RV32-NEXT:    lui a4, 61681
-; LMULMAX2-RV32-NEXT:    addi a4, a4, -241
-; LMULMAX2-RV32-NEXT:    and a1, a5, a4
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-; LMULMAX2-RV32-NEXT:    sb a1, 32(sp)
-; LMULMAX2-RV32-NEXT:    vsetivli zero, 1, e8, m2, ta, mu
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-; LMULMAX2-RV32-NEXT:    and a1, a1, a3
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-; LMULMAX2-RV32-NEXT:    srli a2, a1, 4
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-; LMULMAX2-RV32-NEXT:    sb a1, 63(sp)
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-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v10
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-; LMULMAX2-RV32-NEXT:    sb a1, 62(sp)
-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 29
-; LMULMAX2-RV32-NEXT:    vmv.x.s a1, v10
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-; LMULMAX2-RV32-NEXT:    vslidedown.vi v10, v8, 28
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-; LMULMAX2-RV32-NEXT:    add a1, a1, a2
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+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v9, 1
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+; LMULMAX1-RV64-NEXT:    vsrl.vi v9, v9, 2
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+; LMULMAX1-RV64-NEXT:    vse8.v v9, (a0)
+; LMULMAX1-RV64-NEXT:    vse8.v v8, (a1)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <32 x i8>, <32 x i8>* %x
   %b = load <32 x i8>, <32 x i8>* %y
   %c = call <32 x i8> @llvm.cttz.v32i8(<32 x i8> %a, i1 false)
   store <32 x i8> %c, <32 x i8>* %x
   ret void
 }
 declare <32 x i8> @llvm.cttz.v32i8(<32 x i8>, i1)
 
-define void @cttz_v16i16(<16 x i16>* %x, <16 x i16>* %y) {
+define void @cttz_v16i16(<16 x i16>* %x, <16 x i16>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v16i16:
 ; LMULMAX2-RV32:       # %bb.0:
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-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    sw s0, 88(sp) # 4-byte Folded Spill
-; LMULMAX2-RV32-NEXT:    .cfi_offset ra, -4
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-; LMULMAX2-RV32-NEXT:    addi s0, sp, 96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa s0, 0
-; LMULMAX2-RV32-NEXT:    andi sp, sp, -32
 ; LMULMAX2-RV32-NEXT:    vsetivli zero, 16, e16, m2, ta, mu
 ; LMULMAX2-RV32-NEXT:    vle16.v v8, (a0)
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+; LMULMAX1-RV64-NEXT:    vse16.v v9, (a0)
+; LMULMAX1-RV64-NEXT:    vse16.v v8, (a1)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <16 x i16>, <16 x i16>* %x
   %b = load <16 x i16>, <16 x i16>* %y
   %c = call <16 x i16> @llvm.cttz.v16i16(<16 x i16> %a, i1 false)
   store <16 x i16> %c, <16 x i16>* %x
   ret void
 }
 declare <16 x i16> @llvm.cttz.v16i16(<16 x i16>, i1)
 
-define void @cttz_v8i32(<8 x i32>* %x, <8 x i32>* %y) {
+define void @cttz_v8i32(<8 x i32>* %x, <8 x i32>* %y) nounwind {
 ; LMULMAX2-RV32-LABEL: cttz_v8i32:
 ; LMULMAX2-RV32:       # %bb.0:
-; LMULMAX2-RV32-NEXT:    addi sp, sp, -96
-; LMULMAX2-RV32-NEXT:    .cfi_def_cfa_offset 96
-; LMULMAX2-RV32-NEXT:    sw ra, 92(sp) # 4-byte Folded Spill
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 ; LMULMAX2-RV32-NEXT:    lui a1, 349525
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   ret void
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+; LMULMAX1-RV32-NEXT:    vmv.v.x v10, a3
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 ; LMULMAX1-RV32-NEXT:    ret
 ;
 ; LMULMAX1-RV64-LABEL: cttz_v4i64:
 ; LMULMAX1-RV64:       # %bb.0:
 ; LMULMAX1-RV64-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
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-; LMULMAX1-RV64-NEXT:    addi a5, a5, 257
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-; LMULMAX1-RV64-NEXT:    and a2, a2, a7
-; LMULMAX1-RV64-NEXT:    sub a1, a1, a2
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-; LMULMAX1-RV64-NEXT:    srli a1, a1, 2
-; LMULMAX1-RV64-NEXT:    and a1, a1, a3
-; LMULMAX1-RV64-NEXT:    add a1, a2, a1
-; LMULMAX1-RV64-NEXT:    srli a2, a1, 4
-; LMULMAX1-RV64-NEXT:    add a1, a1, a2
-; LMULMAX1-RV64-NEXT:    and a1, a1, a4
-; LMULMAX1-RV64-NEXT:    mul a1, a1, a5
-; LMULMAX1-RV64-NEXT:    srli a1, a1, 56
-; LMULMAX1-RV64-NEXT:    vsetvli zero, zero, e64, m1, tu, mu
-; LMULMAX1-RV64-NEXT:    vmv.s.x v10, a1
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-; LMULMAX1-RV64-NEXT:    vmv.x.s a1, v9
-; LMULMAX1-RV64-NEXT:    addi a2, a1, -1
-; LMULMAX1-RV64-NEXT:    not a1, a1
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-; LMULMAX1-RV64-NEXT:    mul a1, a1, a5
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-; LMULMAX1-RV64-NEXT:    vsetivli zero, 2, e64, m1, ta, mu
-; LMULMAX1-RV64-NEXT:    vmv.v.x v9, a1
-; LMULMAX1-RV64-NEXT:    vmv.x.s a1, v8
-; LMULMAX1-RV64-NEXT:    addi a2, a1, -1
-; LMULMAX1-RV64-NEXT:    not a1, a1
-; LMULMAX1-RV64-NEXT:    and a1, a1, a2
-; LMULMAX1-RV64-NEXT:    srli a2, a1, 1
-; LMULMAX1-RV64-NEXT:    and a2, a2, a7
-; LMULMAX1-RV64-NEXT:    sub a1, a1, a2
-; LMULMAX1-RV64-NEXT:    and a2, a1, a3
-; LMULMAX1-RV64-NEXT:    srli a1, a1, 2
-; LMULMAX1-RV64-NEXT:    and a1, a1, a3
-; LMULMAX1-RV64-NEXT:    add a1, a2, a1
-; LMULMAX1-RV64-NEXT:    srli a2, a1, 4
-; LMULMAX1-RV64-NEXT:    add a1, a1, a2
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-; LMULMAX1-RV64-NEXT:    mul a1, a1, a5
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-; LMULMAX1-RV64-NEXT:    vsetvli zero, zero, e64, m1, tu, mu
-; LMULMAX1-RV64-NEXT:    vmv.s.x v9, a1
+; LMULMAX1-RV64-NEXT:    addi a4, a4, 819
+; LMULMAX1-RV64-NEXT:    vand.vx v10, v8, a4
+; LMULMAX1-RV64-NEXT:    vsrl.vi v8, v8, 2
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a4
+; LMULMAX1-RV64-NEXT:    vadd.vv v8, v10, v8
+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v8, 4
+; LMULMAX1-RV64-NEXT:    vadd.vv v8, v8, v10
+; LMULMAX1-RV64-NEXT:    lui a5, 3855
+; LMULMAX1-RV64-NEXT:    addiw a5, a5, 241
+; LMULMAX1-RV64-NEXT:    slli a5, a5, 12
+; LMULMAX1-RV64-NEXT:    addi a5, a5, -241
+; LMULMAX1-RV64-NEXT:    slli a5, a5, 12
+; LMULMAX1-RV64-NEXT:    addi a5, a5, 241
+; LMULMAX1-RV64-NEXT:    slli a5, a5, 12
+; LMULMAX1-RV64-NEXT:    addi a5, a5, -241
+; LMULMAX1-RV64-NEXT:    vand.vx v8, v8, a5
+; LMULMAX1-RV64-NEXT:    lui a2, 4112
+; LMULMAX1-RV64-NEXT:    addiw a2, a2, 257
+; LMULMAX1-RV64-NEXT:    slli a2, a2, 16
+; LMULMAX1-RV64-NEXT:    addi a2, a2, 257
+; LMULMAX1-RV64-NEXT:    slli a2, a2, 16
+; LMULMAX1-RV64-NEXT:    addi a2, a2, 257
+; LMULMAX1-RV64-NEXT:    vmul.vx v8, v8, a2
+; LMULMAX1-RV64-NEXT:    addi a1, zero, 56
+; LMULMAX1-RV64-NEXT:    vsrl.vx v8, v8, a1
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+; LMULMAX1-RV64-NEXT:    vxor.vi v9, v9, -1
+; LMULMAX1-RV64-NEXT:    vand.vv v9, v9, v10
+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v9, 1
+; LMULMAX1-RV64-NEXT:    vand.vx v10, v10, a3
+; LMULMAX1-RV64-NEXT:    vsub.vv v9, v9, v10
+; LMULMAX1-RV64-NEXT:    vand.vx v10, v9, a4
+; LMULMAX1-RV64-NEXT:    vsrl.vi v9, v9, 2
+; LMULMAX1-RV64-NEXT:    vand.vx v9, v9, a4
+; LMULMAX1-RV64-NEXT:    vadd.vv v9, v10, v9
+; LMULMAX1-RV64-NEXT:    vsrl.vi v10, v9, 4
+; LMULMAX1-RV64-NEXT:    vadd.vv v9, v9, v10
+; LMULMAX1-RV64-NEXT:    vand.vx v9, v9, a5
+; LMULMAX1-RV64-NEXT:    vmul.vx v9, v9, a2
+; LMULMAX1-RV64-NEXT:    vsrl.vx v9, v9, a1
 ; LMULMAX1-RV64-NEXT:    vse64.v v9, (a0)
-; LMULMAX1-RV64-NEXT:    vse64.v v10, (a6)
+; LMULMAX1-RV64-NEXT:    vse64.v v8, (a7)
 ; LMULMAX1-RV64-NEXT:    ret
   %a = load <4 x i64>, <4 x i64>* %x
   %b = load <4 x i64>, <4 x i64>* %y
   %c = call <4 x i64> @llvm.cttz.v4i64(<4 x i64> %a, i1 false)
   store <4 x i64> %c, <4 x i64>* %x
   ret void
 }
 declare <4 x i64> @llvm.cttz.v4i64(<4 x i64>, i1)

llvm/test/CodeGen/WebAssembly/simd-unsupported.ll

 ; CHECK-LABEL: cttz_v8i16_undef:
 ; CHECK: i32.ctz
 define <8 x i16> @cttz_v8i16_undef(<8 x i16> %x) {
   %v = call <8 x i16> @llvm.cttz.v8i16(<8 x i16> %x, i1 true)
   ret <8 x i16> %v
 }
 
 ; CHECK-LABEL: ctpop_v8i16:
-; Note: expansion does not use i32.popcnt
-; CHECK: v128.and
+; CHECK: i32.popcnt
 declare <8 x i16> @llvm.ctpop.v8i16(<8 x i16>)
 define <8 x i16> @ctpop_v8i16(<8 x i16> %x) {
   %v = call <8 x i16> @llvm.ctpop.v8i16(<8 x i16> %x)
   ret <8 x i16> %v
 }
 
 ; CHECK-LABEL: sdiv_v8i16:
 ; CHECK: i32.div_s

 ; CHECK-LABEL: cttz_v4i32_undef:
 ; CHECK: i32.ctz
 define <4 x i32> @cttz_v4i32_undef(<4 x i32> %x) {
   %v = call <4 x i32> @llvm.cttz.v4i32(<4 x i32> %x, i1 true)
   ret <4 x i32> %v
 }
 
 ; CHECK-LABEL: ctpop_v4i32:
-; Note: expansion does not use i32.popcnt
-; CHECK: v128.and
+; CHECK: i32.popcnt
 declare <4 x i32> @llvm.ctpop.v4i32(<4 x i32>)
 define <4 x i32> @ctpop_v4i32(<4 x i32> %x) {
   %v = call <4 x i32> @llvm.ctpop.v4i32(<4 x i32> %x)
   ret <4 x i32> %v
 }
 
 ; CHECK-LABEL: sdiv_v4i32:
 ; CHECK: i32.div_s

 ; CHECK-LABEL: cttz_v2i64_undef:
 ; CHECK: i64.ctz
 define <2 x i64> @cttz_v2i64_undef(<2 x i64> %x) {
   %v = call <2 x i64> @llvm.cttz.v2i64(<2 x i64> %x, i1 true)
   ret <2 x i64> %v
 }
 
 ; CHECK-LABEL: ctpop_v2i64:
-; Note: expansion does not use i64.popcnt
-; CHECK: v128.and
+; CHECK: i64.popcnt
 declare <2 x i64> @llvm.ctpop.v2i64(<2 x i64>)
 define <2 x i64> @ctpop_v2i64(<2 x i64> %x) {
   %v = call <2 x i64> @llvm.ctpop.v2i64(<2 x i64> %x)
   ret <2 x i64> %v
 }
 
 ; CHECK-LABEL: sdiv_v2i64:
 ; CHECK: i64.div_s