This is an archive of the discontinued LLVM Phabricator instance.

[RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL node
ClosedPublic

Authored by Yunzezhu on Jun 26 2023, 12:51 AM.

Download Raw Diff

Details

Reviewers

craig.topper
asb

Commits

rG9d22b54d6b21: [RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL node

Summary

There is issue: https://github.com/llvm/llvm-project/issues/63515
This issue is because when expanding SPLAT_VECTOR_SPLIT_I64_VL node, only memoperand is used to create dependency. However in ScheduleDAGNodes, dependency is checked with chain only, and breaks order of store/load instructions.
I think in llvm.bitreverse.nxv2i64 intrinsic SPLAT_VECTOR_SPLIT_I64_VL nodes are parallel processed, so no chain should be add to these nodes.
Using temporary in expanding SPLAT_VECTOR_SPLIT_I64_VL node can keep vlse instruction get correct value no matter order of store instructions is changed.

Diff Detail

Repository: rG LLVM Github Monorepo

Event Timeline

Yunzezhu created this revision.Jun 26 2023, 12:51 AM

Herald added a project: Restricted Project. · View Herald TranscriptJun 26 2023, 12:51 AM

Herald added subscribers: jobnoorman, luke, VincentWu and 27 others. · View Herald Transcript

Yunzezhu requested review of this revision.Jun 26 2023, 12:51 AM

Herald added subscribers: llvm-commits, wangpc, eopXD, MaskRay. · View Herald TranscriptJun 26 2023, 12:51 AM

Does mean scalar FP code we copied the frame index from also has this bug?

Harbormaster completed remote builds in B241103: Diff 534443.Jun 26 2023, 1:42 AM

Updated some affected test cases.

In D153743#4447973, @craig.topper wrote:

Does mean scalar FP code we copied the frame index from also has this bug?

I think no. These code comes from emitSplitF64Pseudo/emitBuildPairF64Pseudo, and pseudo instructions expand after ScheduleDAGNodes so memoperand could covers all later schedule parts.

Harbormaster completed remote builds in B241135: Diff 534498.Jun 26 2023, 5:45 AM

LGTM

This revision is now accepted and ready to land.Jun 26 2023, 3:57 PM

Closed by commit rG9d22b54d6b21: [RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL node (authored by Yunzezhu). · Explain WhyJun 29 2023, 1:51 AM

This revision was automatically updated to reflect the committed changes.

Yunzezhu added a commit: rG9d22b54d6b21: [RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL node.

Revision Contents

Path

Size

llvm/

lib/

Target/

RISCV/

RISCVISelDAGToDAG.cpp

9 lines

test/

CodeGen/

RISCV/

rvv/

156 lines

626 lines

200 lines

960 lines

92 lines

466 lines

280 lines

954 lines

splat-vector-split-i64-vl-sdnode.ll

92 lines

5 lines

5 lines

5 lines

5 lines

5 lines

5 lines

5 lines

Diff 534498

llvm/lib/Target/RISCV/RISCVISelDAGToDAG.cpp

Show First 20 Lines • Show All 92 Lines • ▼ Show 20 Lines	case RISCVISD::SPLAT_VECTOR_SPLIT_I64_VL: {
assert(VT.getVectorElementType() == MVT::i64 && VT.isScalableVector() &&		assert(VT.getVectorElementType() == MVT::i64 && VT.isScalableVector() &&
Lo.getValueType() == MVT::i32 && Hi.getValueType() == MVT::i32 &&		Lo.getValueType() == MVT::i32 && Hi.getValueType() == MVT::i32 &&
"Unexpected VTs!");		"Unexpected VTs!");
MachineFunction &MF = CurDAG->getMachineFunction();		MachineFunction &MF = CurDAG->getMachineFunction();
RISCVMachineFunctionInfo *FuncInfo =		RISCVMachineFunctionInfo *FuncInfo =
MF.getInfo<RISCVMachineFunctionInfo>();		MF.getInfo<RISCVMachineFunctionInfo>();
SDLoc DL(N);		SDLoc DL(N);

// We use the same frame index we use for moving two i32s into 64-bit FPR.		// Create temporary stack for each expanding node.
// This is an analogous operation.		SDValue StackSlot =
int FI = FuncInfo->getMoveF64FrameIndex(MF);		CurDAG->CreateStackTemporary(TypeSize::Fixed(8), Align(4));
		int FI = cast<FrameIndexSDNode>(StackSlot.getNode())->getIndex();
MachinePointerInfo MPI = MachinePointerInfo::getFixedStack(MF, FI);		MachinePointerInfo MPI = MachinePointerInfo::getFixedStack(MF, FI);
const TargetLowering &TLI = CurDAG->getTargetLoweringInfo();		const TargetLowering &TLI = CurDAG->getTargetLoweringInfo();
SDValue StackSlot =
CurDAG->getFrameIndex(FI, TLI.getPointerTy(CurDAG->getDataLayout()));

SDValue Chain = CurDAG->getEntryNode();		SDValue Chain = CurDAG->getEntryNode();
Lo = CurDAG->getStore(Chain, DL, Lo, StackSlot, MPI, Align(8));		Lo = CurDAG->getStore(Chain, DL, Lo, StackSlot, MPI, Align(8));

SDValue OffsetSlot =		SDValue OffsetSlot =
CurDAG->getMemBasePlusOffset(StackSlot, TypeSize::Fixed(4), DL);		CurDAG->getMemBasePlusOffset(StackSlot, TypeSize::Fixed(4), DL);
Hi = CurDAG->getStore(Chain, DL, Hi, OffsetSlot, MPI.getWithOffset(4),		Hi = CurDAG->getStore(Chain, DL, Hi, OffsetSlot, MPI.getWithOffset(4),
Align(8));		Align(8));
▲ Show 20 Lines • Show All 3,404 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/bitreverse-sdnode.ll

Show First 20 Lines • Show All 961 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.bitreverse.nxv16i32(<vscale x 16 x i32> %va)		%a = call <vscale x 16 x i32> @llvm.bitreverse.nxv16i32(<vscale x 16 x i32> %va)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}
declare <vscale x 16 x i32> @llvm.bitreverse.nxv16i32(<vscale x 16 x i32>)		declare <vscale x 16 x i32> @llvm.bitreverse.nxv16i32(<vscale x 16 x i32>)

define <vscale x 1 x i64> @bitreverse_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @bitreverse_nxv1i64(<vscale x 1 x i64> %va) {
; RV32-LABEL: bitreverse_nxv1i64:		; RV32-LABEL: bitreverse_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a0, 1044480		; RV32-NEXT: lui a0, 1044480
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV32-NEXT: vsll.vx v9, v8, a0		; RV32-NEXT: vsll.vx v9, v8, a0
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a1, 16
; RV32-NEXT: addi a1, a1, -256		; RV32-NEXT: addi a1, a1, -256
; RV32-NEXT: vand.vx v10, v8, a1		; RV32-NEXT: vand.vx v10, v8, a1
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: vsll.vx v10, v10, a2		; RV32-NEXT: vsll.vx v10, v10, a2
; RV32-NEXT: vor.vv v9, v9, v10		; RV32-NEXT: vor.vv v9, v9, v10
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: mv a3, sp
; RV32-NEXT: vlse64.v v10, (a3), zero		; RV32-NEXT: vlse64.v v10, (a3), zero
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a3, 4080
; RV32-NEXT: vand.vx v11, v8, a4		; RV32-NEXT: vand.vx v11, v8, a3
; RV32-NEXT: vsll.vi v11, v11, 24		; RV32-NEXT: vsll.vi v11, v11, 24
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsll.vi v12, v12, 8		; RV32-NEXT: vsll.vi v12, v12, 8
; RV32-NEXT: vor.vv v11, v11, v12		; RV32-NEXT: vor.vv v11, v11, v12
; RV32-NEXT: vor.vv v9, v9, v11		; RV32-NEXT: vor.vv v9, v9, v11
; RV32-NEXT: vsrl.vx v11, v8, a0		; RV32-NEXT: vsrl.vx v11, v8, a0
; RV32-NEXT: vsrl.vx v12, v8, a2		; RV32-NEXT: vsrl.vx v12, v8, a2
; RV32-NEXT: vand.vx v12, v12, a1		; RV32-NEXT: vand.vx v12, v12, a1
; RV32-NEXT: vor.vv v11, v12, v11		; RV32-NEXT: vor.vv v11, v12, v11
; RV32-NEXT: vsrl.vi v12, v8, 24		; RV32-NEXT: vsrl.vi v12, v8, 24
; RV32-NEXT: vand.vx v12, v12, a4		; RV32-NEXT: vand.vx v12, v12, a3
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vlse64.v v10, (a3), zero		; RV32-NEXT: addi a0, sp, 24
		; RV32-NEXT: vlse64.v v10, (a0), zero
; RV32-NEXT: vor.vv v8, v8, v11		; RV32-NEXT: vor.vv v8, v8, v11
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vlse64.v v10, (a3), zero		; RV32-NEXT: addi a0, sp, 16
		; RV32-NEXT: vlse64.v v10, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 2		; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vlse64.v v10, (a3), zero		; RV32-NEXT: addi a0, sp, 8
		; RV32-NEXT: vlse64.v v10, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: bitreverse_nxv1i64:		; RV64-LABEL: bitreverse_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a0, 4080		; RV64-NEXT: lui a0, 4080
; RV64-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV64-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV64-NEXT: vand.vx v9, v8, a0		; RV64-NEXT: vand.vx v9, v8, a0
; RV64-NEXT: vsll.vi v9, v9, 24		; RV64-NEXT: vsll.vi v9, v9, 24
▲ Show 20 Lines • Show All 53 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.bitreverse.nxv1i64(<vscale x 1 x i64> %va)		%a = call <vscale x 1 x i64> @llvm.bitreverse.nxv1i64(<vscale x 1 x i64> %va)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}
declare <vscale x 1 x i64> @llvm.bitreverse.nxv1i64(<vscale x 1 x i64>)		declare <vscale x 1 x i64> @llvm.bitreverse.nxv1i64(<vscale x 1 x i64>)

define <vscale x 2 x i64> @bitreverse_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @bitreverse_nxv2i64(<vscale x 2 x i64> %va) {
; RV32-LABEL: bitreverse_nxv2i64:		; RV32-LABEL: bitreverse_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a0, 1044480		; RV32-NEXT: lui a0, 1044480
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV32-NEXT: vsll.vx v10, v8, a0		; RV32-NEXT: vsll.vx v10, v8, a0
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a1, 16
; RV32-NEXT: addi a1, a1, -256		; RV32-NEXT: addi a1, a1, -256
; RV32-NEXT: vand.vx v12, v8, a1		; RV32-NEXT: vand.vx v12, v8, a1
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: vsll.vx v12, v12, a2		; RV32-NEXT: vsll.vx v12, v12, a2
; RV32-NEXT: vor.vv v10, v10, v12		; RV32-NEXT: vor.vv v10, v10, v12
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: mv a3, sp
; RV32-NEXT: vlse64.v v12, (a3), zero		; RV32-NEXT: vlse64.v v12, (a3), zero
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a3, 4080
; RV32-NEXT: vand.vx v14, v8, a4		; RV32-NEXT: vand.vx v14, v8, a3
; RV32-NEXT: vsll.vi v14, v14, 24		; RV32-NEXT: vsll.vi v14, v14, 24
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsll.vi v16, v16, 8		; RV32-NEXT: vsll.vi v16, v16, 8
; RV32-NEXT: vor.vv v14, v14, v16		; RV32-NEXT: vor.vv v14, v14, v16
; RV32-NEXT: vor.vv v10, v10, v14		; RV32-NEXT: vor.vv v10, v10, v14
; RV32-NEXT: vsrl.vx v14, v8, a0		; RV32-NEXT: vsrl.vx v14, v8, a0
; RV32-NEXT: vsrl.vx v16, v8, a2		; RV32-NEXT: vsrl.vx v16, v8, a2
; RV32-NEXT: vand.vx v16, v16, a1		; RV32-NEXT: vand.vx v16, v16, a1
; RV32-NEXT: vor.vv v14, v16, v14		; RV32-NEXT: vor.vv v14, v16, v14
; RV32-NEXT: vsrl.vi v16, v8, 24		; RV32-NEXT: vsrl.vi v16, v8, 24
; RV32-NEXT: vand.vx v16, v16, a4		; RV32-NEXT: vand.vx v16, v16, a3
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vlse64.v v12, (a3), zero		; RV32-NEXT: addi a0, sp, 24
		; RV32-NEXT: vlse64.v v12, (a0), zero
; RV32-NEXT: vor.vv v8, v8, v14		; RV32-NEXT: vor.vv v8, v8, v14
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vlse64.v v12, (a3), zero		; RV32-NEXT: addi a0, sp, 16
		; RV32-NEXT: vlse64.v v12, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 2		; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vlse64.v v12, (a3), zero		; RV32-NEXT: addi a0, sp, 8
		; RV32-NEXT: vlse64.v v12, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: bitreverse_nxv2i64:		; RV64-LABEL: bitreverse_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a0, 4080		; RV64-NEXT: lui a0, 4080
; RV64-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV64-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV64-NEXT: vand.vx v10, v8, a0		; RV64-NEXT: vand.vx v10, v8, a0
; RV64-NEXT: vsll.vi v10, v10, 24		; RV64-NEXT: vsll.vi v10, v10, 24
▲ Show 20 Lines • Show All 53 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64> %va)		%a = call <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64> %va)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}
declare <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64>)		declare <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64>)

define <vscale x 4 x i64> @bitreverse_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @bitreverse_nxv4i64(<vscale x 4 x i64> %va) {
; RV32-LABEL: bitreverse_nxv4i64:		; RV32-LABEL: bitreverse_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a0, 1044480		; RV32-NEXT: lui a0, 1044480
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV32-NEXT: vsll.vx v12, v8, a0		; RV32-NEXT: vsll.vx v12, v8, a0
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a1, 16
; RV32-NEXT: addi a1, a1, -256		; RV32-NEXT: addi a1, a1, -256
; RV32-NEXT: vand.vx v16, v8, a1		; RV32-NEXT: vand.vx v16, v8, a1
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: vsll.vx v16, v16, a2		; RV32-NEXT: vsll.vx v16, v16, a2
; RV32-NEXT: vor.vv v12, v12, v16		; RV32-NEXT: vor.vv v12, v12, v16
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: mv a3, sp
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a3, 4080
; RV32-NEXT: vand.vx v20, v8, a4		; RV32-NEXT: vand.vx v20, v8, a3
; RV32-NEXT: vsll.vi v20, v20, 24		; RV32-NEXT: vsll.vi v20, v20, 24
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsll.vi v24, v24, 8		; RV32-NEXT: vsll.vi v24, v24, 8
; RV32-NEXT: vor.vv v20, v20, v24		; RV32-NEXT: vor.vv v20, v20, v24
; RV32-NEXT: vor.vv v12, v12, v20		; RV32-NEXT: vor.vv v12, v12, v20
; RV32-NEXT: vsrl.vx v20, v8, a0		; RV32-NEXT: vsrl.vx v20, v8, a0
; RV32-NEXT: vsrl.vx v24, v8, a2		; RV32-NEXT: vsrl.vx v24, v8, a2
; RV32-NEXT: vand.vx v24, v24, a1		; RV32-NEXT: vand.vx v24, v24, a1
; RV32-NEXT: vor.vv v20, v24, v20		; RV32-NEXT: vor.vv v20, v24, v20
; RV32-NEXT: vsrl.vi v24, v8, 24		; RV32-NEXT: vsrl.vi v24, v8, 24
; RV32-NEXT: vand.vx v24, v24, a4		; RV32-NEXT: vand.vx v24, v24, a3
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 24
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vor.vv v8, v8, v20		; RV32-NEXT: vor.vv v8, v8, v20
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 16
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 2		; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 8
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: bitreverse_nxv4i64:		; RV64-LABEL: bitreverse_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a0, 4080		; RV64-NEXT: lui a0, 4080
; RV64-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV64-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV64-NEXT: vand.vx v12, v8, a0		; RV64-NEXT: vand.vx v12, v8, a0
; RV64-NEXT: vsll.vi v12, v12, 24		; RV64-NEXT: vsll.vi v12, v12, 24
▲ Show 20 Lines • Show All 53 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.bitreverse.nxv4i64(<vscale x 4 x i64> %va)		%a = call <vscale x 4 x i64> @llvm.bitreverse.nxv4i64(<vscale x 4 x i64> %va)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}
declare <vscale x 4 x i64> @llvm.bitreverse.nxv4i64(<vscale x 4 x i64>)		declare <vscale x 4 x i64> @llvm.bitreverse.nxv4i64(<vscale x 4 x i64>)

define <vscale x 8 x i64> @bitreverse_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @bitreverse_nxv8i64(<vscale x 8 x i64> %va) {
; RV32-LABEL: bitreverse_nxv8i64:		; RV32-LABEL: bitreverse_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: sub sp, sp, a0		; RV32-NEXT: sub sp, sp, a0
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 8 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 8 * vlenb
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 20(sp)
; RV32-NEXT: lui a0, 1044480		; RV32-NEXT: lui a0, 1044480
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 44(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 40(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 36(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 32(sp)
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV32-NEXT: vsll.vx v16, v8, a0		; RV32-NEXT: vsll.vx v16, v8, a0
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a1, 16
; RV32-NEXT: addi a1, a1, -256		; RV32-NEXT: addi a1, a1, -256
; RV32-NEXT: vand.vx v24, v8, a1		; RV32-NEXT: vand.vx v24, v8, a1
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: vsll.vx v24, v24, a2		; RV32-NEXT: vsll.vx v24, v24, a2
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: addi a3, sp, 16		; RV32-NEXT: addi a3, sp, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: addi a3, sp, 16
; RV32-NEXT: vlse64.v v24, (a3), zero		; RV32-NEXT: vlse64.v v24, (a3), zero
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a3, 4080
; RV32-NEXT: vand.vx v0, v8, a4		; RV32-NEXT: vand.vx v0, v8, a3
; RV32-NEXT: vsll.vi v0, v0, 24		; RV32-NEXT: vsll.vi v0, v0, 24
; RV32-NEXT: vand.vv v16, v8, v24		; RV32-NEXT: vand.vv v16, v8, v24
; RV32-NEXT: vsll.vi v16, v16, 8		; RV32-NEXT: vsll.vi v16, v16, 8
; RV32-NEXT: vor.vv v16, v0, v16		; RV32-NEXT: vor.vv v16, v0, v16
; RV32-NEXT: addi a5, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vl8r.v v0, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v0, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v16, v0, v16		; RV32-NEXT: vor.vv v16, v0, v16
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vx v0, v8, a2		; RV32-NEXT: vsrl.vx v0, v8, a2
; RV32-NEXT: vand.vx v0, v0, a1		; RV32-NEXT: vand.vx v0, v0, a1
; RV32-NEXT: vsrl.vx v16, v8, a0		; RV32-NEXT: vsrl.vx v16, v8, a0
; RV32-NEXT: vor.vv v0, v0, v16		; RV32-NEXT: vor.vv v0, v0, v16
; RV32-NEXT: vsrl.vi v16, v8, 8		; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v8, v8, 24		; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: vand.vx v8, v8, a4		; RV32-NEXT: vand.vx v8, v8, a3
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 40
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vor.vv v8, v8, v0		; RV32-NEXT: vor.vv v8, v8, v0
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v24, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v24, v8		; RV32-NEXT: vor.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 32
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v24, v8		; RV32-NEXT: vor.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 2		; RV32-NEXT: vsrl.vi v24, v8, 2
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: addi a0, sp, 24
		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v24, v8		; RV32-NEXT: vor.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v24, v8		; RV32-NEXT: vor.vv v8, v24, v8
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: bitreverse_nxv8i64:		; RV64-LABEL: bitreverse_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a0, 4080		; RV64-NEXT: lui a0, 4080
; RV64-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV64-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV64-NEXT: vand.vx v16, v8, a0		; RV64-NEXT: vand.vx v16, v8, a0
; RV64-NEXT: vsll.vi v16, v16, 24		; RV64-NEXT: vsll.vi v16, v16, 24
▲ Show 20 Lines • Show All 57 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/bitreverse-vp.ll

Show First 20 Lines • Show All 1,963 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}

declare <vscale x 1 x i64> @llvm.vp.bitreverse.nxv1i64(<vscale x 1 x i64>, <vscale x 1 x i1>, i32)		declare <vscale x 1 x i64> @llvm.vp.bitreverse.nxv1i64(<vscale x 1 x i64>, <vscale x 1 x i1>, i32)

define <vscale x 1 x i64> @vp_bitreverse_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_bitreverse_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv1i64:		; RV32-LABEL: vp_bitreverse_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsll.vx v9, v8, a2, v0.t		; RV32-NEXT: vsll.vx v9, v8, a1, v0.t
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a3, a1, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v10, v8, a3, v0.t		; RV32-NEXT: vand.vx v10, v8, a2, v0.t
; RV32-NEXT: li a4, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v10, v10, a4, v0.t		; RV32-NEXT: vsll.vx v10, v10, a3, v0.t
; RV32-NEXT: vor.vv v9, v9, v10, v0.t		; RV32-NEXT: vor.vv v9, v9, v10, v0.t
; RV32-NEXT: lui a5, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v10, v8, a5, v0.t		; RV32-NEXT: vand.vx v10, v8, a4, v0.t
; RV32-NEXT: vsll.vi v10, v10, 24, v0.t		; RV32-NEXT: vsll.vi v10, v10, 24, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v11, (a1), zero		; RV32-NEXT: vlse64.v v11, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v12, v8, v11, v0.t		; RV32-NEXT: vand.vv v12, v8, v11, v0.t
; RV32-NEXT: vsll.vi v12, v12, 8, v0.t		; RV32-NEXT: vsll.vi v12, v12, 8, v0.t
; RV32-NEXT: vor.vv v10, v10, v12, v0.t		; RV32-NEXT: vor.vv v10, v10, v12, v0.t
; RV32-NEXT: vor.vv v9, v9, v10, v0.t		; RV32-NEXT: vor.vv v9, v9, v10, v0.t
; RV32-NEXT: vsrl.vx v10, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t
; RV32-NEXT: vsrl.vx v12, v8, a4, v0.t		; RV32-NEXT: vsrl.vx v12, v8, a3, v0.t
; RV32-NEXT: vand.vx v12, v12, a3, v0.t		; RV32-NEXT: vand.vx v12, v12, a2, v0.t
; RV32-NEXT: vor.vv v10, v12, v10, v0.t		; RV32-NEXT: vor.vv v10, v12, v10, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 24, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 24, v0.t
; RV32-NEXT: vand.vx v12, v12, a5, v0.t		; RV32-NEXT: vand.vx v12, v12, a4, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: vand.vv v8, v8, v11, v0.t		; RV32-NEXT: vand.vv v8, v8, v11, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vor.vv v8, v9, v8, v0.t		; RV32-NEXT: vor.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsll.vi v8, v8, 4, v0.t		; RV32-NEXT: vsll.vi v8, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v9, v8, v0.t		; RV32-NEXT: vor.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsll.vi v8, v8, 2, v0.t		; RV32-NEXT: vsll.vi v8, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v9, v8, v0.t		; RV32-NEXT: vor.vv v8, v9, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsll.vi v8, v8, 1, v0.t		; RV32-NEXT: vsll.vi v8, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v9, v8, v0.t		; RV32-NEXT: vor.vv v8, v9, v8, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv1i64:		; RV64-LABEL: vp_bitreverse_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vand.vx v9, v8, a1, v0.t		; RV64-NEXT: vand.vx v9, v8, a1, v0.t
; RV64-NEXT: vsll.vi v9, v9, 24, v0.t		; RV64-NEXT: vsll.vi v9, v9, 24, v0.t
▲ Show 20 Lines • Show All 52 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.bitreverse.nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.bitreverse.nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_bitreverse_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_bitreverse_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv1i64_unmasked:		; RV32-LABEL: vp_bitreverse_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a1, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsll.vx v9, v8, a1		; RV32-NEXT: vsll.vx v9, v8, a1
; RV32-NEXT: lui a2, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a2, a2, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v10, v8, a2		; RV32-NEXT: vand.vx v10, v8, a2
; RV32-NEXT: li a3, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v10, v10, a3		; RV32-NEXT: vsll.vx v10, v10, a3
; RV32-NEXT: vor.vv v9, v9, v10		; RV32-NEXT: vor.vv v9, v9, v10
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v10, v8, a4		; RV32-NEXT: vand.vx v10, v8, a4
; RV32-NEXT: vsll.vi v10, v10, 24		; RV32-NEXT: vsll.vi v10, v10, 24
; RV32-NEXT: addi a5, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v11, (a5), zero		; RV32-NEXT: vlse64.v v11, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v12, v8, v11		; RV32-NEXT: vand.vv v12, v8, v11
; RV32-NEXT: vsll.vi v12, v12, 8		; RV32-NEXT: vsll.vi v12, v12, 8
; RV32-NEXT: vor.vv v10, v10, v12		; RV32-NEXT: vor.vv v10, v10, v12
; RV32-NEXT: vor.vv v9, v9, v10		; RV32-NEXT: vor.vv v9, v9, v10
; RV32-NEXT: vsrl.vx v10, v8, a1		; RV32-NEXT: vsrl.vx v10, v8, a1
; RV32-NEXT: vsrl.vx v12, v8, a3		; RV32-NEXT: vsrl.vx v12, v8, a3
; RV32-NEXT: vand.vx v12, v12, a2		; RV32-NEXT: vand.vx v12, v12, a2
; RV32-NEXT: vor.vv v10, v12, v10		; RV32-NEXT: vor.vv v10, v12, v10
; RV32-NEXT: vsrl.vi v12, v8, 24		; RV32-NEXT: vsrl.vi v12, v8, 24
; RV32-NEXT: vand.vx v12, v12, a4		; RV32-NEXT: vand.vx v12, v12, a4
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v11		; RV32-NEXT: vand.vv v8, v8, v11
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vlse64.v v10, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 2		; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vlse64.v v10, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vlse64.v v10, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v9, v8		; RV32-NEXT: vor.vv v8, v9, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv1i64_unmasked:		; RV64-LABEL: vp_bitreverse_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vand.vx v9, v8, a1		; RV64-NEXT: vand.vx v9, v8, a1
; RV64-NEXT: vsll.vi v9, v9, 24		; RV64-NEXT: vsll.vi v9, v9, 24
▲ Show 20 Lines • Show All 56 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

declare <vscale x 2 x i64> @llvm.vp.bitreverse.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i1>, i32)		declare <vscale x 2 x i64> @llvm.vp.bitreverse.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i1>, i32)

define <vscale x 2 x i64> @vp_bitreverse_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_bitreverse_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv2i64:		; RV32-LABEL: vp_bitreverse_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsll.vx v10, v8, a2, v0.t		; RV32-NEXT: vsll.vx v10, v8, a1, v0.t
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a3, a1, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v12, v8, a3, v0.t		; RV32-NEXT: vand.vx v12, v8, a2, v0.t
; RV32-NEXT: li a4, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v12, v12, a4, v0.t		; RV32-NEXT: vsll.vx v12, v12, a3, v0.t
; RV32-NEXT: vor.vv v10, v10, v12, v0.t		; RV32-NEXT: vor.vv v10, v10, v12, v0.t
; RV32-NEXT: lui a5, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v12, v8, a5, v0.t		; RV32-NEXT: vand.vx v12, v8, a4, v0.t
; RV32-NEXT: vsll.vi v12, v12, 24, v0.t		; RV32-NEXT: vsll.vi v12, v12, 24, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v14, (a1), zero		; RV32-NEXT: vlse64.v v14, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v16, v8, v14, v0.t		; RV32-NEXT: vand.vv v16, v8, v14, v0.t
; RV32-NEXT: vsll.vi v16, v16, 8, v0.t		; RV32-NEXT: vsll.vi v16, v16, 8, v0.t
; RV32-NEXT: vor.vv v12, v12, v16, v0.t		; RV32-NEXT: vor.vv v12, v12, v16, v0.t
; RV32-NEXT: vor.vv v10, v10, v12, v0.t		; RV32-NEXT: vor.vv v10, v10, v12, v0.t
; RV32-NEXT: vsrl.vx v12, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a4, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a3, v0.t
; RV32-NEXT: vand.vx v16, v16, a3, v0.t		; RV32-NEXT: vand.vx v16, v16, a2, v0.t
; RV32-NEXT: vor.vv v12, v16, v12, v0.t		; RV32-NEXT: vor.vv v12, v16, v12, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 24, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 24, v0.t
; RV32-NEXT: vand.vx v16, v16, a5, v0.t		; RV32-NEXT: vand.vx v16, v16, a4, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: vand.vv v8, v8, v14, v0.t		; RV32-NEXT: vand.vv v8, v8, v14, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vor.vv v8, v10, v8, v0.t		; RV32-NEXT: vor.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsll.vi v8, v8, 4, v0.t		; RV32-NEXT: vsll.vi v8, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v10, v8, v0.t		; RV32-NEXT: vor.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsll.vi v8, v8, 2, v0.t		; RV32-NEXT: vsll.vi v8, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v10, v8, v0.t		; RV32-NEXT: vor.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsll.vi v8, v8, 1, v0.t		; RV32-NEXT: vsll.vi v8, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v10, v8, v0.t		; RV32-NEXT: vor.vv v8, v10, v8, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv2i64:		; RV64-LABEL: vp_bitreverse_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vand.vx v10, v8, a1, v0.t		; RV64-NEXT: vand.vx v10, v8, a1, v0.t
; RV64-NEXT: vsll.vi v10, v10, 24, v0.t		; RV64-NEXT: vsll.vi v10, v10, 24, v0.t
▲ Show 20 Lines • Show All 52 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.bitreverse.nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.bitreverse.nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_bitreverse_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_bitreverse_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv2i64_unmasked:		; RV32-LABEL: vp_bitreverse_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a1, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsll.vx v10, v8, a1		; RV32-NEXT: vsll.vx v10, v8, a1
; RV32-NEXT: lui a2, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a2, a2, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v12, v8, a2		; RV32-NEXT: vand.vx v12, v8, a2
; RV32-NEXT: li a3, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v12, v12, a3		; RV32-NEXT: vsll.vx v12, v12, a3
; RV32-NEXT: vor.vv v10, v10, v12		; RV32-NEXT: vor.vv v10, v10, v12
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v12, v8, a4		; RV32-NEXT: vand.vx v12, v8, a4
; RV32-NEXT: vsll.vi v12, v12, 24		; RV32-NEXT: vsll.vi v12, v12, 24
; RV32-NEXT: addi a5, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v14, (a5), zero		; RV32-NEXT: vlse64.v v14, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v16, v8, v14		; RV32-NEXT: vand.vv v16, v8, v14
; RV32-NEXT: vsll.vi v16, v16, 8		; RV32-NEXT: vsll.vi v16, v16, 8
; RV32-NEXT: vor.vv v12, v12, v16		; RV32-NEXT: vor.vv v12, v12, v16
; RV32-NEXT: vor.vv v10, v10, v12		; RV32-NEXT: vor.vv v10, v10, v12
; RV32-NEXT: vsrl.vx v12, v8, a1		; RV32-NEXT: vsrl.vx v12, v8, a1
; RV32-NEXT: vsrl.vx v16, v8, a3		; RV32-NEXT: vsrl.vx v16, v8, a3
; RV32-NEXT: vand.vx v16, v16, a2		; RV32-NEXT: vand.vx v16, v16, a2
; RV32-NEXT: vor.vv v12, v16, v12		; RV32-NEXT: vor.vv v12, v16, v12
; RV32-NEXT: vsrl.vi v16, v8, 24		; RV32-NEXT: vsrl.vi v16, v8, 24
; RV32-NEXT: vand.vx v16, v16, a4		; RV32-NEXT: vand.vx v16, v16, a4
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v14		; RV32-NEXT: vand.vv v8, v8, v14
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vlse64.v v12, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 2		; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vlse64.v v12, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vlse64.v v12, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v10, v8		; RV32-NEXT: vor.vv v8, v10, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv2i64_unmasked:		; RV64-LABEL: vp_bitreverse_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vand.vx v10, v8, a1		; RV64-NEXT: vand.vx v10, v8, a1
; RV64-NEXT: vsll.vi v10, v10, 24		; RV64-NEXT: vsll.vi v10, v10, 24
▲ Show 20 Lines • Show All 56 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

declare <vscale x 4 x i64> @llvm.vp.bitreverse.nxv4i64(<vscale x 4 x i64>, <vscale x 4 x i1>, i32)		declare <vscale x 4 x i64> @llvm.vp.bitreverse.nxv4i64(<vscale x 4 x i64>, <vscale x 4 x i1>, i32)

define <vscale x 4 x i64> @vp_bitreverse_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_bitreverse_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv4i64:		; RV32-LABEL: vp_bitreverse_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsll.vx v12, v8, a2, v0.t		; RV32-NEXT: vsll.vx v12, v8, a1, v0.t
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a3, a1, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v16, v8, a3, v0.t		; RV32-NEXT: vand.vx v16, v8, a2, v0.t
; RV32-NEXT: li a4, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v16, v16, a4, v0.t		; RV32-NEXT: vsll.vx v16, v16, a3, v0.t
; RV32-NEXT: vor.vv v16, v12, v16, v0.t		; RV32-NEXT: vor.vv v16, v12, v16, v0.t
; RV32-NEXT: lui a5, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v12, v8, a5, v0.t		; RV32-NEXT: vand.vx v12, v8, a4, v0.t
; RV32-NEXT: vsll.vi v20, v12, 24, v0.t		; RV32-NEXT: vsll.vi v20, v12, 24, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v24, v8, v12, v0.t		; RV32-NEXT: vand.vv v24, v8, v12, v0.t
; RV32-NEXT: vsll.vi v24, v24, 8, v0.t		; RV32-NEXT: vsll.vi v24, v24, 8, v0.t
; RV32-NEXT: vor.vv v20, v20, v24, v0.t		; RV32-NEXT: vor.vv v20, v20, v24, v0.t
; RV32-NEXT: vor.vv v16, v16, v20, v0.t		; RV32-NEXT: vor.vv v16, v16, v20, v0.t
; RV32-NEXT: vsrl.vx v20, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v20, v8, a1, v0.t
; RV32-NEXT: vsrl.vx v24, v8, a4, v0.t		; RV32-NEXT: vsrl.vx v24, v8, a3, v0.t
; RV32-NEXT: vand.vx v24, v24, a3, v0.t		; RV32-NEXT: vand.vx v24, v24, a2, v0.t
; RV32-NEXT: vor.vv v20, v24, v20, v0.t		; RV32-NEXT: vor.vv v20, v24, v20, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t
; RV32-NEXT: vand.vx v24, v24, a5, v0.t		; RV32-NEXT: vand.vx v24, v24, a4, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vor.vv v8, v8, v24, v0.t		; RV32-NEXT: vor.vv v8, v8, v24, v0.t
; RV32-NEXT: vor.vv v8, v8, v20, v0.t		; RV32-NEXT: vor.vv v8, v8, v20, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsll.vi v8, v8, 4, v0.t		; RV32-NEXT: vsll.vi v8, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v12, v8, v0.t		; RV32-NEXT: vor.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsll.vi v8, v8, 2, v0.t		; RV32-NEXT: vsll.vi v8, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v12, v8, v0.t		; RV32-NEXT: vor.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsll.vi v8, v8, 1, v0.t		; RV32-NEXT: vsll.vi v8, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v12, v8, v0.t		; RV32-NEXT: vor.vv v8, v12, v8, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv4i64:		; RV64-LABEL: vp_bitreverse_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vand.vx v12, v8, a1, v0.t		; RV64-NEXT: vand.vx v12, v8, a1, v0.t
; RV64-NEXT: vsll.vi v12, v12, 24, v0.t		; RV64-NEXT: vsll.vi v12, v12, 24, v0.t
▲ Show 20 Lines • Show All 52 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.bitreverse.nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.bitreverse.nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_bitreverse_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_bitreverse_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv4i64_unmasked:		; RV32-LABEL: vp_bitreverse_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 4(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: li a1, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsll.vx v12, v8, a1		; RV32-NEXT: vsll.vx v12, v8, a1
; RV32-NEXT: lui a2, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a2, a2, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v16, v8, a2		; RV32-NEXT: vand.vx v16, v8, a2
; RV32-NEXT: li a3, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v16, v16, a3		; RV32-NEXT: vsll.vx v16, v16, a3
; RV32-NEXT: vor.vv v12, v12, v16		; RV32-NEXT: vor.vv v12, v12, v16
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v16, v8, a4		; RV32-NEXT: vand.vx v16, v8, a4
; RV32-NEXT: vsll.vi v16, v16, 24		; RV32-NEXT: vsll.vi v16, v16, 24
; RV32-NEXT: addi a5, sp, 8		; RV32-NEXT: mv a5, sp
; RV32-NEXT: vsetvli a6, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v20, (a5), zero		; RV32-NEXT: vlse64.v v20, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v24, v8, v20		; RV32-NEXT: vand.vv v24, v8, v20
; RV32-NEXT: vsll.vi v24, v24, 8		; RV32-NEXT: vsll.vi v24, v24, 8
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vor.vv v12, v12, v16		; RV32-NEXT: vor.vv v12, v12, v16
; RV32-NEXT: vsrl.vx v16, v8, a1		; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vsrl.vx v24, v8, a3		; RV32-NEXT: vsrl.vx v24, v8, a3
; RV32-NEXT: vand.vx v24, v24, a2		; RV32-NEXT: vand.vx v24, v24, a2
; RV32-NEXT: vor.vv v16, v24, v16		; RV32-NEXT: vor.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v8, 24		; RV32-NEXT: vsrl.vi v24, v8, 24
; RV32-NEXT: vand.vx v24, v24, a4		; RV32-NEXT: vand.vx v24, v24, a4
; RV32-NEXT: vsrl.vi v8, v8, 8		; RV32-NEXT: vsrl.vi v8, v8, 8
; RV32-NEXT: vand.vv v8, v8, v20		; RV32-NEXT: vand.vv v8, v8, v20
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vlse64.v v16, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 2		; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vlse64.v v16, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vlse64.v v16, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v12, v8		; RV32-NEXT: vor.vv v8, v12, v8
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv4i64_unmasked:		; RV64-LABEL: vp_bitreverse_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vand.vx v12, v8, a1		; RV64-NEXT: vand.vx v12, v8, a1
; RV64-NEXT: vsll.vi v12, v12, 24		; RV64-NEXT: vsll.vi v12, v12, 24
▲ Show 20 Lines • Show All 56 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

declare <vscale x 7 x i64> @llvm.vp.bitreverse.nxv7i64(<vscale x 7 x i64>, <vscale x 7 x i1>, i32)		declare <vscale x 7 x i64> @llvm.vp.bitreverse.nxv7i64(<vscale x 7 x i64>, <vscale x 7 x i1>, i32)

define <vscale x 7 x i64> @vp_bitreverse_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_bitreverse_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv7i64:		; RV32-LABEL: vp_bitreverse_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 24		; RV32-NEXT: li a2, 24
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x18, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 24 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x18, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 24 * vlenb
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 20(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsll.vx v16, v8, a2, v0.t		; RV32-NEXT: vsll.vx v16, v8, a1, v0.t
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a3, a1, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v24, v8, a3, v0.t		; RV32-NEXT: vand.vx v24, v8, a2, v0.t
; RV32-NEXT: li a4, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v24, v24, a4, v0.t		; RV32-NEXT: vsll.vx v24, v24, a3, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: addi a1, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: lui a5, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v16, v8, a5, v0.t		; RV32-NEXT: vand.vx v16, v8, a4, v0.t
; RV32-NEXT: vsll.vi v16, v16, 24, v0.t		; RV32-NEXT: vsll.vi v16, v16, 24, v0.t
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a1, a1, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a1, sp, a1		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a1, a1, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a5, sp, 16
; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a5), zero
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 3		; RV32-NEXT: slli a5, a5, 3
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v8, v16, v0.t		; RV32-NEXT: vand.vv v16, v8, v16, v0.t
; RV32-NEXT: vsll.vi v16, v16, 8, v0.t		; RV32-NEXT: vsll.vi v16, v16, 8, v0.t
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vl8r.v v24, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v16, v24, v16, v0.t		; RV32-NEXT: vor.vv v16, v24, v16, v0.t
; RV32-NEXT: addi a6, sp, 16		; RV32-NEXT: addi a5, sp, 48
; RV32-NEXT: vl8r.v v24, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v16, v24, v16, v0.t		; RV32-NEXT: vor.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vx v24, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v24, v8, a1, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a4, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a3, v0.t
; RV32-NEXT: vand.vx v16, v16, a3, v0.t		; RV32-NEXT: vand.vx v16, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: addi a2, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vs8r.v v16, (a2) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t
; RV32-NEXT: vand.vx v24, v24, a5, v0.t		; RV32-NEXT: vand.vx v24, v24, a4, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a2, a2, 3		; RV32-NEXT: slli a1, a1, 3
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a1, sp, a1
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a1, a1, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vor.vv v8, v8, v24, v0.t		; RV32-NEXT: vor.vv v8, v8, v24, v0.t
; RV32-NEXT: addi a2, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a2, a2, 4		; RV32-NEXT: slli a1, a1, 4
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a1, sp, a1
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a1, a1, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
		; RV32-NEXT: addi a1, sp, 40
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 4, v0.t		; RV32-NEXT: vsll.vi v8, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
		; RV32-NEXT: addi a1, sp, 32
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 2, v0.t		; RV32-NEXT: vsll.vi v8, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 1, v0.t		; RV32-NEXT: vsll.vi v8, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv7i64:		; RV64-LABEL: vp_bitreverse_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 3		; RV64-NEXT: slli a1, a1, 3
▲ Show 20 Lines • Show All 69 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.bitreverse.nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.bitreverse.nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_bitreverse_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_bitreverse_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv7i64_unmasked:		; RV32-LABEL: vp_bitreverse_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 3		; RV32-NEXT: slli a1, a1, 3
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 8 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 8 * vlenb
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 20(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: li a1, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsll.vx v16, v8, a1		; RV32-NEXT: vsll.vx v16, v8, a1
; RV32-NEXT: lui a2, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a2, a2, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v24, v8, a2		; RV32-NEXT: vand.vx v24, v8, a2
; RV32-NEXT: li a3, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v24, v24, a3		; RV32-NEXT: vsll.vx v24, v24, a3
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v16, v8, a4		; RV32-NEXT: vand.vx v16, v8, a4
; RV32-NEXT: vsll.vi v0, v16, 24		; RV32-NEXT: vsll.vi v0, v16, 24
; RV32-NEXT: addi a5, sp, 8		; RV32-NEXT: addi a5, sp, 16
; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a5), zero		; RV32-NEXT: vlse64.v v16, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsll.vi v24, v24, 8		; RV32-NEXT: vsll.vi v24, v24, 8
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: addi a6, sp, 16		; RV32-NEXT: addi a5, sp, 48
; RV32-NEXT: vl8r.v v0, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v0, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: vs8r.v v24, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vx v0, v8, a3		; RV32-NEXT: vsrl.vx v0, v8, a3
; RV32-NEXT: vand.vx v0, v0, a2		; RV32-NEXT: vand.vx v0, v0, a2
; RV32-NEXT: vsrl.vx v24, v8, a1		; RV32-NEXT: vsrl.vx v24, v8, a1
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: vsrl.vi v0, v8, 8		; RV32-NEXT: vsrl.vi v0, v8, 8
; RV32-NEXT: vand.vv v16, v0, v16		; RV32-NEXT: vand.vv v16, v0, v16
; RV32-NEXT: vsrl.vi v8, v8, 24		; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: vand.vx v8, v8, a4		; RV32-NEXT: vand.vx v8, v8, a4
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: addi a1, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 40
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 32
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv7i64_unmasked:		; RV64-LABEL: vp_bitreverse_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vand.vx v16, v8, a1		; RV64-NEXT: vand.vx v16, v8, a1
; RV64-NEXT: vsll.vi v16, v16, 24		; RV64-NEXT: vsll.vi v16, v16, 24
▲ Show 20 Lines • Show All 56 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

declare <vscale x 8 x i64> @llvm.vp.bitreverse.nxv8i64(<vscale x 8 x i64>, <vscale x 8 x i1>, i32)		declare <vscale x 8 x i64> @llvm.vp.bitreverse.nxv8i64(<vscale x 8 x i64>, <vscale x 8 x i1>, i32)

define <vscale x 8 x i64> @vp_bitreverse_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_bitreverse_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv8i64:		; RV32-LABEL: vp_bitreverse_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 24		; RV32-NEXT: li a2, 24
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x18, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 24 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x18, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 24 * vlenb
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 20(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsll.vx v16, v8, a2, v0.t		; RV32-NEXT: vsll.vx v16, v8, a1, v0.t
; RV32-NEXT: lui a1, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a3, a1, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v24, v8, a3, v0.t		; RV32-NEXT: vand.vx v24, v8, a2, v0.t
; RV32-NEXT: li a4, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v24, v24, a4, v0.t		; RV32-NEXT: vsll.vx v24, v24, a3, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: addi a1, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: lui a5, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v16, v8, a5, v0.t		; RV32-NEXT: vand.vx v16, v8, a4, v0.t
; RV32-NEXT: vsll.vi v16, v16, 24, v0.t		; RV32-NEXT: vsll.vi v16, v16, 24, v0.t
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a1, a1, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a1, sp, a1		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a1, a1, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a5, sp, 16
; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a5), zero
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 3		; RV32-NEXT: slli a5, a5, 3
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v8, v16, v0.t		; RV32-NEXT: vand.vv v16, v8, v16, v0.t
; RV32-NEXT: vsll.vi v16, v16, 8, v0.t		; RV32-NEXT: vsll.vi v16, v16, 8, v0.t
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vl8r.v v24, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v16, v24, v16, v0.t		; RV32-NEXT: vor.vv v16, v24, v16, v0.t
; RV32-NEXT: addi a6, sp, 16		; RV32-NEXT: addi a5, sp, 48
; RV32-NEXT: vl8r.v v24, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v16, v24, v16, v0.t		; RV32-NEXT: vor.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a6, vlenb		; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a6, a6, 4		; RV32-NEXT: slli a5, a5, 4
; RV32-NEXT: add a6, sp, a6		; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a6, a6, 16		; RV32-NEXT: addi a5, a5, 48
; RV32-NEXT: vs8r.v v16, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vx v24, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v24, v8, a1, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a4, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a3, v0.t
; RV32-NEXT: vand.vx v16, v16, a3, v0.t		; RV32-NEXT: vand.vx v16, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: addi a2, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vs8r.v v16, (a2) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 24, v0.t
; RV32-NEXT: vand.vx v24, v24, a5, v0.t		; RV32-NEXT: vand.vx v24, v24, a4, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 8, v0.t
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a2, a2, 3		; RV32-NEXT: slli a1, a1, 3
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a1, sp, a1
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a1, a1, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vor.vv v8, v8, v24, v0.t		; RV32-NEXT: vor.vv v8, v8, v24, v0.t
; RV32-NEXT: addi a2, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a2, a2, 4		; RV32-NEXT: slli a1, a1, 4
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a1, sp, a1
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a1, a1, 48
; RV32-NEXT: vl8r.v v16, (a2) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
		; RV32-NEXT: addi a1, sp, 40
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 4, v0.t		; RV32-NEXT: vsll.vi v8, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
		; RV32-NEXT: addi a1, sp, 32
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 2, v0.t		; RV32-NEXT: vsll.vi v8, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vand.vv v8, v8, v24, v0.t		; RV32-NEXT: vand.vv v8, v8, v24, v0.t
; RV32-NEXT: vsll.vi v8, v8, 1, v0.t		; RV32-NEXT: vsll.vi v8, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v16, v8, v0.t		; RV32-NEXT: vor.vv v8, v16, v8, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv8i64:		; RV64-LABEL: vp_bitreverse_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 3		; RV64-NEXT: slli a1, a1, 3
▲ Show 20 Lines • Show All 69 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.bitreverse.nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.bitreverse.nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_bitreverse_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_bitreverse_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_bitreverse_nxv8i64_unmasked:		; RV32-LABEL: vp_bitreverse_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 3		; RV32-NEXT: slli a1, a1, 3
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 8 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x08, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 8 * vlenb
; RV32-NEXT: sw zero, 12(sp)		; RV32-NEXT: sw zero, 20(sp)
; RV32-NEXT: lui a1, 1044480		; RV32-NEXT: lui a1, 1044480
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: li a1, 56		; RV32-NEXT: li a1, 56
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsll.vx v16, v8, a1		; RV32-NEXT: vsll.vx v16, v8, a1
; RV32-NEXT: lui a2, 16		; RV32-NEXT: lui a2, 16
; RV32-NEXT: addi a2, a2, -256		; RV32-NEXT: addi a2, a2, -256
; RV32-NEXT: vand.vx v24, v8, a2		; RV32-NEXT: vand.vx v24, v8, a2
; RV32-NEXT: li a3, 40		; RV32-NEXT: li a3, 40
; RV32-NEXT: vsll.vx v24, v24, a3		; RV32-NEXT: vsll.vx v24, v24, a3
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: lui a4, 4080		; RV32-NEXT: lui a4, 4080
; RV32-NEXT: vand.vx v16, v8, a4		; RV32-NEXT: vand.vx v16, v8, a4
; RV32-NEXT: vsll.vi v0, v16, 24		; RV32-NEXT: vsll.vi v0, v16, 24
; RV32-NEXT: addi a5, sp, 8		; RV32-NEXT: addi a5, sp, 16
; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a6, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a5), zero		; RV32-NEXT: vlse64.v v16, (a5), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsll.vi v24, v24, 8		; RV32-NEXT: vsll.vi v24, v24, 8
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: addi a6, sp, 16		; RV32-NEXT: addi a5, sp, 48
; RV32-NEXT: vl8r.v v0, (a6) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v0, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: vs8r.v v24, (a6) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vx v0, v8, a3		; RV32-NEXT: vsrl.vx v0, v8, a3
; RV32-NEXT: vand.vx v0, v0, a2		; RV32-NEXT: vand.vx v0, v0, a2
; RV32-NEXT: vsrl.vx v24, v8, a1		; RV32-NEXT: vsrl.vx v24, v8, a1
; RV32-NEXT: vor.vv v24, v0, v24		; RV32-NEXT: vor.vv v24, v0, v24
; RV32-NEXT: vsrl.vi v0, v8, 8		; RV32-NEXT: vsrl.vi v0, v8, 8
; RV32-NEXT: vand.vv v16, v0, v16		; RV32-NEXT: vand.vv v16, v0, v16
; RV32-NEXT: vsrl.vi v8, v8, 24		; RV32-NEXT: vsrl.vi v8, v8, 24
; RV32-NEXT: vand.vx v8, v8, a4		; RV32-NEXT: vand.vx v8, v8, a4
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: addi a1, sp, 16		; RV32-NEXT: addi a1, sp, 48
; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a1) # Unknown-size Folded Reload
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 40
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsll.vi v8, v8, 4		; RV32-NEXT: vsll.vi v8, v8, 4
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 32
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsll.vi v8, v8, 2		; RV32-NEXT: vsll.vi v8, v8, 2
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vlse64.v v24, (a5), zero		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vadd.vv v8, v8, v8		; RV32-NEXT: vadd.vv v8, v8, v8
; RV32-NEXT: vor.vv v8, v16, v8		; RV32-NEXT: vor.vv v8, v16, v8
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_bitreverse_nxv8i64_unmasked:		; RV64-LABEL: vp_bitreverse_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: lui a1, 4080		; RV64-NEXT: lui a1, 4080
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vand.vx v16, v8, a1		; RV64-NEXT: vand.vx v16, v8, a1
; RV64-NEXT: vsll.vi v16, v16, 24		; RV64-NEXT: vsll.vi v16, v16, 24
▲ Show 20 Lines • Show All 361 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/ctlz-sdnode.ll

Show First 20 Lines • Show All 1,411 Lines • ▼ Show 20 Lines	; CHECK-D-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false)		%a = call <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 false)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}
declare <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32>, i1)		declare <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32>, i1)

define <vscale x 1 x i64> @ctlz_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @ctlz_nxv1i64(<vscale x 1 x i64> %va) {
; RV32I-LABEL: ctlz_nxv1i64:		; RV32I-LABEL: ctlz_nxv1i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV32I-NEXT: vsrl.vi v9, v8, 1		; RV32I-NEXT: vsrl.vi v9, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 2		; RV32I-NEXT: vsrl.vi v9, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 4		; RV32I-NEXT: vsrl.vi v9, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 8		; RV32I-NEXT: vsrl.vi v9, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 16		; RV32I-NEXT: vsrl.vi v9, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v9, v8, a0		; RV32I-NEXT: vsrl.vx v9, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 1		; RV32I-NEXT: vsrl.vi v11, v8, 1
; RV32I-NEXT: vand.vv v9, v11, v9		; RV32I-NEXT: vand.vv v9, v11, v9
; RV32I-NEXT: vsub.vv v8, v8, v9		; RV32I-NEXT: vsub.vv v8, v8, v9
; RV32I-NEXT: vand.vv v9, v8, v10		; RV32I-NEXT: vand.vv v9, v8, v10
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vadd.vv v8, v9, v8		; RV32I-NEXT: vadd.vv v8, v9, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 4		; RV32I-NEXT: vsrl.vi v11, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v11		; RV32I-NEXT: vadd.vv v8, v8, v11
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
; RV32I-NEXT: vmul.vv v8, v8, v10		; RV32I-NEXT: vmul.vv v8, v8, v10
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_nxv1i64:		; RV64I-LABEL: ctlz_nxv1i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV64I-NEXT: vsrl.vi v9, v8, 1		; RV64I-NEXT: vsrl.vi v9, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v9		; RV64I-NEXT: vor.vv v8, v8, v9
; RV64I-NEXT: vsrl.vi v9, v8, 2		; RV64I-NEXT: vsrl.vi v9, v8, 2
▲ Show 20 Lines • Show All 72 Lines • ▼ Show 20 Lines	; CHECK-D-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false)		%a = call <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}
declare <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64>, i1)		declare <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64>, i1)

define <vscale x 2 x i64> @ctlz_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @ctlz_nxv2i64(<vscale x 2 x i64> %va) {
; RV32I-LABEL: ctlz_nxv2i64:		; RV32I-LABEL: ctlz_nxv2i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV32I-NEXT: vsrl.vi v10, v8, 1		; RV32I-NEXT: vsrl.vi v10, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 2		; RV32I-NEXT: vsrl.vi v10, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 4		; RV32I-NEXT: vsrl.vi v10, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 8		; RV32I-NEXT: vsrl.vi v10, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 16		; RV32I-NEXT: vsrl.vi v10, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v10, v8, a0		; RV32I-NEXT: vsrl.vx v10, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 1		; RV32I-NEXT: vsrl.vi v14, v8, 1
; RV32I-NEXT: vand.vv v10, v14, v10		; RV32I-NEXT: vand.vv v10, v14, v10
; RV32I-NEXT: vsub.vv v8, v8, v10		; RV32I-NEXT: vsub.vv v8, v8, v10
; RV32I-NEXT: vand.vv v10, v8, v12		; RV32I-NEXT: vand.vv v10, v8, v12
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vadd.vv v8, v10, v8		; RV32I-NEXT: vadd.vv v8, v10, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 4		; RV32I-NEXT: vsrl.vi v14, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v14		; RV32I-NEXT: vadd.vv v8, v8, v14
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vmul.vv v8, v8, v12		; RV32I-NEXT: vmul.vv v8, v8, v12
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_nxv2i64:		; RV64I-LABEL: ctlz_nxv2i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV64I-NEXT: vsrl.vi v10, v8, 1		; RV64I-NEXT: vsrl.vi v10, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v10		; RV64I-NEXT: vor.vv v8, v8, v10
; RV64I-NEXT: vsrl.vi v10, v8, 2		; RV64I-NEXT: vsrl.vi v10, v8, 2
▲ Show 20 Lines • Show All 72 Lines • ▼ Show 20 Lines	; CHECK-D-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false)		%a = call <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}
declare <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64>, i1)		declare <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64>, i1)

define <vscale x 4 x i64> @ctlz_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @ctlz_nxv4i64(<vscale x 4 x i64> %va) {
; RV32I-LABEL: ctlz_nxv4i64:		; RV32I-LABEL: ctlz_nxv4i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV32I-NEXT: vsrl.vi v12, v8, 1		; RV32I-NEXT: vsrl.vi v12, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 2		; RV32I-NEXT: vsrl.vi v12, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 4		; RV32I-NEXT: vsrl.vi v12, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 8		; RV32I-NEXT: vsrl.vi v12, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 16		; RV32I-NEXT: vsrl.vi v12, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v12, v8, a0		; RV32I-NEXT: vsrl.vx v12, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 1		; RV32I-NEXT: vsrl.vi v20, v8, 1
; RV32I-NEXT: vand.vv v12, v20, v12		; RV32I-NEXT: vand.vv v12, v20, v12
; RV32I-NEXT: vsub.vv v8, v8, v12		; RV32I-NEXT: vsub.vv v8, v8, v12
; RV32I-NEXT: vand.vv v12, v8, v16		; RV32I-NEXT: vand.vv v12, v8, v16
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vadd.vv v8, v12, v8		; RV32I-NEXT: vadd.vv v8, v12, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 4		; RV32I-NEXT: vsrl.vi v20, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v20		; RV32I-NEXT: vadd.vv v8, v8, v20
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vmul.vv v8, v8, v16		; RV32I-NEXT: vmul.vv v8, v8, v16
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_nxv4i64:		; RV64I-LABEL: ctlz_nxv4i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV64I-NEXT: vsrl.vi v12, v8, 1		; RV64I-NEXT: vsrl.vi v12, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v12		; RV64I-NEXT: vor.vv v8, v8, v12
; RV64I-NEXT: vsrl.vi v12, v8, 2		; RV64I-NEXT: vsrl.vi v12, v8, 2
▲ Show 20 Lines • Show All 72 Lines • ▼ Show 20 Lines	; CHECK-D-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false)		%a = call <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}
declare <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64>, i1)		declare <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64>, i1)

define <vscale x 8 x i64> @ctlz_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @ctlz_nxv8i64(<vscale x 8 x i64> %va) {
; RV32I-LABEL: ctlz_nxv8i64:		; RV32I-LABEL: ctlz_nxv8i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV32I-NEXT: vsrl.vi v16, v8, 1		; RV32I-NEXT: vsrl.vi v16, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 2		; RV32I-NEXT: vsrl.vi v16, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 4		; RV32I-NEXT: vsrl.vi v16, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 8		; RV32I-NEXT: vsrl.vi v16, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 16		; RV32I-NEXT: vsrl.vi v16, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v16, v8, a0		; RV32I-NEXT: vsrl.vx v16, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 1		; RV32I-NEXT: vsrl.vi v0, v8, 1
; RV32I-NEXT: vand.vv v16, v0, v16		; RV32I-NEXT: vand.vv v16, v0, v16
; RV32I-NEXT: vsub.vv v8, v8, v16		; RV32I-NEXT: vsub.vv v8, v8, v16
; RV32I-NEXT: vand.vv v16, v8, v24		; RV32I-NEXT: vand.vv v16, v8, v24
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v24		; RV32I-NEXT: vand.vv v8, v8, v24
; RV32I-NEXT: vadd.vv v8, v16, v8		; RV32I-NEXT: vadd.vv v8, v16, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 4		; RV32I-NEXT: vsrl.vi v0, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v0		; RV32I-NEXT: vadd.vv v8, v8, v0
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vmul.vv v8, v8, v24		; RV32I-NEXT: vmul.vv v8, v8, v24
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_nxv8i64:		; RV64I-LABEL: ctlz_nxv8i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV64I-NEXT: vsrl.vi v16, v8, 1		; RV64I-NEXT: vsrl.vi v16, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v16		; RV64I-NEXT: vor.vv v8, v8, v16
; RV64I-NEXT: vsrl.vi v16, v8, 2		; RV64I-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 1,402 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true)		%a = call <vscale x 16 x i32> @llvm.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}

define <vscale x 1 x i64> @ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va) {
; RV32I-LABEL: ctlz_zero_undef_nxv1i64:		; RV32I-LABEL: ctlz_zero_undef_nxv1i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV32I-NEXT: vsrl.vi v9, v8, 1		; RV32I-NEXT: vsrl.vi v9, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 2		; RV32I-NEXT: vsrl.vi v9, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 4		; RV32I-NEXT: vsrl.vi v9, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 8		; RV32I-NEXT: vsrl.vi v9, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: vsrl.vi v9, v8, 16		; RV32I-NEXT: vsrl.vi v9, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v9, v8, a0		; RV32I-NEXT: vsrl.vx v9, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v9		; RV32I-NEXT: vor.vv v8, v8, v9
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 1		; RV32I-NEXT: vsrl.vi v11, v8, 1
; RV32I-NEXT: vand.vv v9, v11, v9		; RV32I-NEXT: vand.vv v9, v11, v9
; RV32I-NEXT: vsub.vv v8, v8, v9		; RV32I-NEXT: vsub.vv v8, v8, v9
; RV32I-NEXT: vand.vv v9, v8, v10		; RV32I-NEXT: vand.vv v9, v8, v10
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vadd.vv v8, v9, v8		; RV32I-NEXT: vadd.vv v8, v9, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 4		; RV32I-NEXT: vsrl.vi v11, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v11		; RV32I-NEXT: vadd.vv v8, v8, v11
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
; RV32I-NEXT: vmul.vv v8, v8, v10		; RV32I-NEXT: vmul.vv v8, v8, v10
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_zero_undef_nxv1i64:		; RV64I-LABEL: ctlz_zero_undef_nxv1i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV64I-NEXT: vsrl.vi v9, v8, 1		; RV64I-NEXT: vsrl.vi v9, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v9		; RV64I-NEXT: vor.vv v8, v8, v9
; RV64I-NEXT: vsrl.vi v9, v8, 2		; RV64I-NEXT: vsrl.vi v9, v8, 2
▲ Show 20 Lines • Show All 67 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true)		%a = call <vscale x 1 x i64> @llvm.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}

define <vscale x 2 x i64> @ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va) {
; RV32I-LABEL: ctlz_zero_undef_nxv2i64:		; RV32I-LABEL: ctlz_zero_undef_nxv2i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV32I-NEXT: vsrl.vi v10, v8, 1		; RV32I-NEXT: vsrl.vi v10, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 2		; RV32I-NEXT: vsrl.vi v10, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 4		; RV32I-NEXT: vsrl.vi v10, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 8		; RV32I-NEXT: vsrl.vi v10, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: vsrl.vi v10, v8, 16		; RV32I-NEXT: vsrl.vi v10, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v10, v8, a0		; RV32I-NEXT: vsrl.vx v10, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v10		; RV32I-NEXT: vor.vv v8, v8, v10
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 1		; RV32I-NEXT: vsrl.vi v14, v8, 1
; RV32I-NEXT: vand.vv v10, v14, v10		; RV32I-NEXT: vand.vv v10, v14, v10
; RV32I-NEXT: vsub.vv v8, v8, v10		; RV32I-NEXT: vsub.vv v8, v8, v10
; RV32I-NEXT: vand.vv v10, v8, v12		; RV32I-NEXT: vand.vv v10, v8, v12
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vadd.vv v8, v10, v8		; RV32I-NEXT: vadd.vv v8, v10, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 4		; RV32I-NEXT: vsrl.vi v14, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v14		; RV32I-NEXT: vadd.vv v8, v8, v14
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vmul.vv v8, v8, v12		; RV32I-NEXT: vmul.vv v8, v8, v12
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_zero_undef_nxv2i64:		; RV64I-LABEL: ctlz_zero_undef_nxv2i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV64I-NEXT: vsrl.vi v10, v8, 1		; RV64I-NEXT: vsrl.vi v10, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v10		; RV64I-NEXT: vor.vv v8, v8, v10
; RV64I-NEXT: vsrl.vi v10, v8, 2		; RV64I-NEXT: vsrl.vi v10, v8, 2
▲ Show 20 Lines • Show All 67 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true)		%a = call <vscale x 2 x i64> @llvm.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}

define <vscale x 4 x i64> @ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va) {
; RV32I-LABEL: ctlz_zero_undef_nxv4i64:		; RV32I-LABEL: ctlz_zero_undef_nxv4i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV32I-NEXT: vsrl.vi v12, v8, 1		; RV32I-NEXT: vsrl.vi v12, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 2		; RV32I-NEXT: vsrl.vi v12, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 4		; RV32I-NEXT: vsrl.vi v12, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 8		; RV32I-NEXT: vsrl.vi v12, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: vsrl.vi v12, v8, 16		; RV32I-NEXT: vsrl.vi v12, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v12, v8, a0		; RV32I-NEXT: vsrl.vx v12, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v12		; RV32I-NEXT: vor.vv v8, v8, v12
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 1		; RV32I-NEXT: vsrl.vi v20, v8, 1
; RV32I-NEXT: vand.vv v12, v20, v12		; RV32I-NEXT: vand.vv v12, v20, v12
; RV32I-NEXT: vsub.vv v8, v8, v12		; RV32I-NEXT: vsub.vv v8, v8, v12
; RV32I-NEXT: vand.vv v12, v8, v16		; RV32I-NEXT: vand.vv v12, v8, v16
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vadd.vv v8, v12, v8		; RV32I-NEXT: vadd.vv v8, v12, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 4		; RV32I-NEXT: vsrl.vi v20, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v20		; RV32I-NEXT: vadd.vv v8, v8, v20
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vmul.vv v8, v8, v16		; RV32I-NEXT: vmul.vv v8, v8, v16
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_zero_undef_nxv4i64:		; RV64I-LABEL: ctlz_zero_undef_nxv4i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV64I-NEXT: vsrl.vi v12, v8, 1		; RV64I-NEXT: vsrl.vi v12, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v12		; RV64I-NEXT: vor.vv v8, v8, v12
; RV64I-NEXT: vsrl.vi v12, v8, 2		; RV64I-NEXT: vsrl.vi v12, v8, 2
▲ Show 20 Lines • Show All 67 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true)		%a = call <vscale x 4 x i64> @llvm.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}

define <vscale x 8 x i64> @ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va) {
; RV32I-LABEL: ctlz_zero_undef_nxv8i64:		; RV32I-LABEL: ctlz_zero_undef_nxv8i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV32I-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV32I-NEXT: vsrl.vi v16, v8, 1		; RV32I-NEXT: vsrl.vi v16, v8, 1
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 2		; RV32I-NEXT: vsrl.vi v16, v8, 2
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 4		; RV32I-NEXT: vsrl.vi v16, v8, 4
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 8		; RV32I-NEXT: vsrl.vi v16, v8, 8
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: vsrl.vi v16, v8, 16		; RV32I-NEXT: vsrl.vi v16, v8, 16
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: li a0, 32		; RV32I-NEXT: li a0, 32
; RV32I-NEXT: vsrl.vx v16, v8, a0		; RV32I-NEXT: vsrl.vx v16, v8, a0
; RV32I-NEXT: vor.vv v8, v8, v16		; RV32I-NEXT: vor.vv v8, v8, v16
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
		; RV32I-NEXT: addi a0, sp, 24
		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 1		; RV32I-NEXT: vsrl.vi v0, v8, 1
; RV32I-NEXT: vand.vv v16, v0, v16		; RV32I-NEXT: vand.vv v16, v0, v16
; RV32I-NEXT: vsub.vv v8, v8, v16		; RV32I-NEXT: vsub.vv v8, v8, v16
; RV32I-NEXT: vand.vv v16, v8, v24		; RV32I-NEXT: vand.vv v16, v8, v24
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v24		; RV32I-NEXT: vand.vv v8, v8, v24
; RV32I-NEXT: vadd.vv v8, v16, v8		; RV32I-NEXT: vadd.vv v8, v16, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 4		; RV32I-NEXT: vsrl.vi v0, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v0		; RV32I-NEXT: vadd.vv v8, v8, v0
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vmul.vv v8, v8, v24		; RV32I-NEXT: vmul.vv v8, v8, v24
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: ctlz_zero_undef_nxv8i64:		; RV64I-LABEL: ctlz_zero_undef_nxv8i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV64I-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV64I-NEXT: vsrl.vi v16, v8, 1		; RV64I-NEXT: vsrl.vi v16, v8, 1
; RV64I-NEXT: vor.vv v8, v8, v16		; RV64I-NEXT: vor.vv v8, v8, v16
; RV64I-NEXT: vsrl.vi v16, v8, 2		; RV64I-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 71 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/ctlz-vp.ll

This file is larger than 256 KB, so syntax highlighting is disabled by default.

Show First 20 Lines • Show All 2,067 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}

declare <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32)		declare <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32)

define <vscale x 1 x i64> @vp_ctlz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctlz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i64:		; RV32-LABEL: vp_ctlz_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t		; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t		; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t		; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t		; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t		; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv1i64:		; RV64-LABEL: vp_ctlz_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t		; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_ctlz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctlz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv1i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 2		; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8		; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16		; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1		; RV32-NEXT: vsrl.vx v9, v8, a1
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9		; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9		; RV32-NEXT: vadd.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9		; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv1i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1		; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9		; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2		; RV64-NEXT: vsrl.vi v9, v8, 2
▲ Show 20 Lines • Show All 44 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

declare <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32)		declare <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32)

define <vscale x 2 x i64> @vp_ctlz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctlz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i64:		; RV32-LABEL: vp_ctlz_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t		; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t		; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t		; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t		; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t		; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv2i64:		; RV64-LABEL: vp_ctlz_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t		; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_ctlz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctlz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv2i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 2		; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 8		; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 16		; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1		; RV32-NEXT: vsrl.vx v10, v8, a1
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10		; RV32-NEXT: vadd.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv2i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1		; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10		; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2		; RV64-NEXT: vsrl.vi v10, v8, 2
▲ Show 20 Lines • Show All 44 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

declare <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32)		declare <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32)

define <vscale x 4 x i64> @vp_ctlz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctlz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i64:		; RV32-LABEL: vp_ctlz_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t		; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t		; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t		; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t		; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t		; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv4i64:		; RV64-LABEL: vp_ctlz_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t		; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_ctlz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctlz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv4i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 2		; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 8		; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 16		; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1		; RV32-NEXT: vsrl.vx v12, v8, a1
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12		; RV32-NEXT: vadd.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv4i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1		; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12		; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2		; RV64-NEXT: vsrl.vi v12, v8, 2
▲ Show 20 Lines • Show All 44 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

declare <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32)		declare <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32)

define <vscale x 7 x i64> @vp_ctlz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctlz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv7i64:		; RV32-LABEL: vp_ctlz_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv7i64:		; RV64-LABEL: vp_ctlz_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t		; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_ctlz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctlz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv7i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8		; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16		; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1		; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv7i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16		; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2		; RV64-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 44 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

declare <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32)		declare <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32)

define <vscale x 8 x i64> @vp_ctlz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctlz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i64:		; RV32-LABEL: vp_ctlz_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv8i64:		; RV64-LABEL: vp_ctlz_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t		; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_ctlz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctlz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv8i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8		; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16		; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1		; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv8i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16		; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2		; RV64-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 44 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

declare <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32)		declare <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32)

define <vscale x 16 x i64> @vp_ctlz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctlz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i64:		; RV32-LABEL: vp_ctlz_nxv16i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 40 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb
; RV32-NEXT: vmv1r.v v1, v0		; RV32-NEXT: vmv1r.v v1, v0
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: srli a2, a1, 3		; RV32-NEXT: srli a2, a1, 3
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma		; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2		; RV32-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 349525		; RV32-NEXT: lui a2, 349525
; RV32-NEXT: addi a2, a2, 1365		; RV32-NEXT: addi a2, a2, 1365
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 44(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 40(sp)
; RV32-NEXT: lui a2, 209715		; RV32-NEXT: lui a2, 209715
; RV32-NEXT: addi a2, a2, 819		; RV32-NEXT: addi a2, a2, 819
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 36(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 32(sp)
; RV32-NEXT: lui a2, 61681		; RV32-NEXT: lui a2, 61681
; RV32-NEXT: addi a2, a2, -241		; RV32-NEXT: addi a2, a2, -241
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 28(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 24(sp)
; RV32-NEXT: lui a2, 4112		; RV32-NEXT: lui a2, 4112
; RV32-NEXT: addi a2, a2, 257		; RV32-NEXT: addi a2, a2, 257
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 20(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 16(sp)
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: li a2, 32		; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t		; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t		; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t		; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t		; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t		; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t		; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t		; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB46_2		; RV32-NEXT: bltu a0, a1, .LBB46_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB46_2:		; RV32-NEXT: .LBB46_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1		; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40		; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv16i64:		; RV64-LABEL: vp_ctlz_nxv16i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4		; RV64-NEXT: slli a1, a1, 4
▲ Show 20 Lines • Show All 104 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v		ret <vscale x 16 x i64> %v
}		}

define <vscale x 16 x i64> @vp_ctlz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctlz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_nxv16i64_unmasked:		; RV32-LABEL: vp_ctlz_nxv16i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 5		; RV32-NEXT: slli a1, a1, 5
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 32 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 2		; RV32-NEXT: vsrl.vi v24, v16, 2
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 8		; RV32-NEXT: vsrl.vi v24, v16, 8
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 16		; RV32-NEXT: vsrl.vi v24, v16, 16
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: li a2, 32		; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2		; RV32-NEXT: vsrl.vx v24, v16, a2
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vnot.v v16, v16		; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0		; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24		; RV32-NEXT: vsub.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0		; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2		; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0		; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16		; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24		; RV32-NEXT: vadd.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero		; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24		; RV32-NEXT: vand.vv v24, v16, v24
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16		; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3		; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB47_2		; RV32-NEXT: bltu a0, a1, .LBB47_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB47_2:		; RV32-NEXT: .LBB47_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 2		; RV32-NEXT: vsrl.vi v24, v8, 2
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 8		; RV32-NEXT: vsrl.vi v24, v8, 8
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 16		; RV32-NEXT: vsrl.vi v24, v8, 16
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vx v24, v8, a2		; RV32-NEXT: vsrl.vx v24, v8, a2
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24		; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0		; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0		; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24		; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3		; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_nxv16i64_unmasked:		; RV64-LABEL: vp_ctlz_nxv16i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1		; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2		; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1		; RV64-NEXT: addi a3, a3, -1
▲ Show 20 Lines • Show All 2,123 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i32> @llvm.vp.ctlz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}


define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v9, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v9, v0.t		; RV32-NEXT: vor.vv v8, v8, v9, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t		; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t		; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t		; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t		; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t		; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v9, v0.t		; RV64-NEXT: vor.vv v8, v8, v9, v0.t
; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v9, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctlz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 2		; RV32-NEXT: vsrl.vi v9, v8, 2
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 8		; RV32-NEXT: vsrl.vi v9, v8, 8
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 16		; RV32-NEXT: vsrl.vi v9, v8, 16
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v9, v8, a1		; RV32-NEXT: vsrl.vx v9, v8, a1
; RV32-NEXT: vor.vv v8, v8, v9		; RV32-NEXT: vor.vv v8, v8, v9
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9		; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9		; RV32-NEXT: vadd.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9		; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1		; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: vor.vv v8, v8, v9		; RV64-NEXT: vor.vv v8, v8, v9
; RV64-NEXT: vsrl.vi v9, v8, 2		; RV64-NEXT: vsrl.vi v9, v8, 2
▲ Show 20 Lines • Show All 43 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.ctlz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}


define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v10, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v10, v0.t		; RV32-NEXT: vor.vv v8, v8, v10, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t		; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t		; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t		; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t		; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t		; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v10, v0.t		; RV64-NEXT: vor.vv v8, v8, v10, v0.t
; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v10, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctlz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 2		; RV32-NEXT: vsrl.vi v10, v8, 2
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 8		; RV32-NEXT: vsrl.vi v10, v8, 8
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 16		; RV32-NEXT: vsrl.vi v10, v8, 16
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v10, v8, a1		; RV32-NEXT: vsrl.vx v10, v8, a1
; RV32-NEXT: vor.vv v8, v8, v10		; RV32-NEXT: vor.vv v8, v8, v10
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10		; RV32-NEXT: vadd.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1		; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: vor.vv v8, v8, v10		; RV64-NEXT: vor.vv v8, v8, v10
; RV64-NEXT: vsrl.vi v10, v8, 2		; RV64-NEXT: vsrl.vi v10, v8, 2
▲ Show 20 Lines • Show All 43 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.ctlz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}


define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v12, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v12, v0.t		; RV32-NEXT: vor.vv v8, v8, v12, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t		; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t		; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t		; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t		; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t		; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v12, v0.t		; RV64-NEXT: vor.vv v8, v8, v12, v0.t
; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v12, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctlz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 2		; RV32-NEXT: vsrl.vi v12, v8, 2
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 8		; RV32-NEXT: vsrl.vi v12, v8, 8
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 16		; RV32-NEXT: vsrl.vi v12, v8, 16
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v12, v8, a1		; RV32-NEXT: vsrl.vx v12, v8, a1
; RV32-NEXT: vor.vv v8, v8, v12		; RV32-NEXT: vor.vv v8, v8, v12
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12		; RV32-NEXT: vadd.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1		; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: vor.vv v8, v8, v12		; RV64-NEXT: vor.vv v8, v8, v12
; RV64-NEXT: vsrl.vi v12, v8, 2		; RV64-NEXT: vsrl.vi v12, v8, 2
▲ Show 20 Lines • Show All 43 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.ctlz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}


define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t		; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctlz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8		; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16		; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1		; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16		; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2		; RV64-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 43 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.ctlz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}


define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: vor.vv v8, v8, v16, v0.t		; RV64-NEXT: vor.vv v8, v8, v16, v0.t
; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 2, v0.t
Show All 40 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctlz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 2		; RV32-NEXT: vsrl.vi v16, v8, 2
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 8		; RV32-NEXT: vsrl.vi v16, v8, 8
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 16		; RV32-NEXT: vsrl.vi v16, v8, 16
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: li a1, 32		; RV32-NEXT: li a1, 32
; RV32-NEXT: vsrl.vx v16, v8, a1		; RV32-NEXT: vsrl.vx v16, v8, a1
; RV32-NEXT: vor.vv v8, v8, v16		; RV32-NEXT: vor.vv v8, v8, v16
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: vor.vv v8, v8, v16		; RV64-NEXT: vor.vv v8, v8, v16
; RV64-NEXT: vsrl.vi v16, v8, 2		; RV64-NEXT: vsrl.vi v16, v8, 2
▲ Show 20 Lines • Show All 42 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer		%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.ctlz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64:		; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 40 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb
; RV32-NEXT: vmv1r.v v1, v0		; RV32-NEXT: vmv1r.v v1, v0
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: srli a2, a1, 3		; RV32-NEXT: srli a2, a1, 3
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma		; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2		; RV32-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 349525		; RV32-NEXT: lui a2, 349525
; RV32-NEXT: addi a2, a2, 1365		; RV32-NEXT: addi a2, a2, 1365
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 44(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 40(sp)
; RV32-NEXT: lui a2, 209715		; RV32-NEXT: lui a2, 209715
; RV32-NEXT: addi a2, a2, 819		; RV32-NEXT: addi a2, a2, 819
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 36(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 32(sp)
; RV32-NEXT: lui a2, 61681		; RV32-NEXT: lui a2, 61681
; RV32-NEXT: addi a2, a2, -241		; RV32-NEXT: addi a2, a2, -241
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 28(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 24(sp)
; RV32-NEXT: lui a2, 4112		; RV32-NEXT: lui a2, 4112
; RV32-NEXT: addi a2, a2, 257		; RV32-NEXT: addi a2, a2, 257
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 20(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 16(sp)
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 8, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 16, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: li a2, 32		; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t		; RV32-NEXT: vsrl.vx v24, v16, a2, v0.t
; RV32-NEXT: vor.vv v16, v16, v24, v0.t		; RV32-NEXT: vor.vv v16, v16, v24, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t		; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t		; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 3
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t		; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t		; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t		; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t		; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB94_2		; RV32-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB94_2:		; RV32-NEXT: .LBB94_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1		; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 8, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 16, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v16, v8, a2, v0.t
; RV32-NEXT: vor.vv v8, v8, v16, v0.t		; RV32-NEXT: vor.vv v8, v8, v16, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40		; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64:		; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4		; RV64-NEXT: slli a1, a1, 4
▲ Show 20 Lines • Show All 104 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i64> @llvm.vp.ctlz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v		ret <vscale x 16 x i64> %v
}		}

define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctlz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:		; RV32-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 5		; RV32-NEXT: slli a1, a1, 5
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 32 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 2		; RV32-NEXT: vsrl.vi v24, v16, 2
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 8		; RV32-NEXT: vsrl.vi v24, v16, 8
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 16		; RV32-NEXT: vsrl.vi v24, v16, 16
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: li a2, 32		; RV32-NEXT: li a2, 32
; RV32-NEXT: vsrl.vx v24, v16, a2		; RV32-NEXT: vsrl.vx v24, v16, a2
; RV32-NEXT: vor.vv v16, v16, v24		; RV32-NEXT: vor.vv v16, v16, v24
; RV32-NEXT: vnot.v v16, v16		; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0		; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24		; RV32-NEXT: vsub.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0		; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2		; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0		; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16		; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24		; RV32-NEXT: vadd.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero		; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24		; RV32-NEXT: vand.vv v24, v16, v24
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16		; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3		; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB95_2		; RV32-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB95_2:		; RV32-NEXT: .LBB95_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 2		; RV32-NEXT: vsrl.vi v24, v8, 2
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 8		; RV32-NEXT: vsrl.vi v24, v8, 8
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 16		; RV32-NEXT: vsrl.vi v24, v8, 16
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vsrl.vx v24, v8, a2		; RV32-NEXT: vsrl.vx v24, v8, a2
; RV32-NEXT: vor.vv v8, v8, v24		; RV32-NEXT: vor.vv v8, v8, v24
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24		; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0		; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0		; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24		; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3		; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:		; RV64-LABEL: vp_ctlz_zero_undef_nxv16i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1		; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2		; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1		; RV64-NEXT: addi a3, a3, -1
▲ Show 20 Lines • Show All 81 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/ctpop-sdnode.ll

Show First 20 Lines • Show All 746 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.ctpop.nxv16i32(<vscale x 16 x i32> %va)		%a = call <vscale x 16 x i32> @llvm.ctpop.nxv16i32(<vscale x 16 x i32> %va)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}
declare <vscale x 16 x i32> @llvm.ctpop.nxv16i32(<vscale x 16 x i32>)		declare <vscale x 16 x i32> @llvm.ctpop.nxv16i32(<vscale x 16 x i32>)

define <vscale x 1 x i64> @ctpop_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @ctpop_nxv1i64(<vscale x 1 x i64> %va) {
; RV32-LABEL: ctpop_nxv1i64:		; RV32-LABEL: ctpop_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: lui a0, 4112		; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257		; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 4(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV32-NEXT: addi a0, sp, 8		; RV32-NEXT: addi a0, sp, 24
; RV32-NEXT: vlse64.v v9, (a0), zero		; RV32-NEXT: vlse64.v v9, (a0), zero
		; RV32-NEXT: addi a0, sp, 16
; RV32-NEXT: vlse64.v v10, (a0), zero		; RV32-NEXT: vlse64.v v10, (a0), zero
; RV32-NEXT: vsrl.vi v11, v8, 1		; RV32-NEXT: vsrl.vi v11, v8, 1
; RV32-NEXT: vand.vv v9, v11, v9		; RV32-NEXT: vand.vv v9, v11, v9
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
; RV32-NEXT: vand.vv v9, v8, v10		; RV32-NEXT: vand.vv v9, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v9, v8		; RV32-NEXT: vadd.vv v8, v9, v8
		; RV32-NEXT: addi a0, sp, 8
; RV32-NEXT: vlse64.v v9, (a0), zero		; RV32-NEXT: vlse64.v v9, (a0), zero
		; RV32-NEXT: mv a0, sp
; RV32-NEXT: vlse64.v v10, (a0), zero		; RV32-NEXT: vlse64.v v10, (a0), zero
; RV32-NEXT: vsrl.vi v11, v8, 4		; RV32-NEXT: vsrl.vi v11, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v11		; RV32-NEXT: vadd.vv v8, v8, v11
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: ctpop_nxv1i64:		; RV64-LABEL: ctpop_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e64, m1, ta, ma		; RV64-NEXT: vsetvli a0, zero, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1		; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 27 Lines	; RV64-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.ctpop.nxv1i64(<vscale x 1 x i64> %va)		%a = call <vscale x 1 x i64> @llvm.ctpop.nxv1i64(<vscale x 1 x i64> %va)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}
declare <vscale x 1 x i64> @llvm.ctpop.nxv1i64(<vscale x 1 x i64>)		declare <vscale x 1 x i64> @llvm.ctpop.nxv1i64(<vscale x 1 x i64>)

define <vscale x 2 x i64> @ctpop_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @ctpop_nxv2i64(<vscale x 2 x i64> %va) {
; RV32-LABEL: ctpop_nxv2i64:		; RV32-LABEL: ctpop_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: lui a0, 4112		; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257		; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 4(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV32-NEXT: addi a0, sp, 8		; RV32-NEXT: addi a0, sp, 24
; RV32-NEXT: vlse64.v v10, (a0), zero		; RV32-NEXT: vlse64.v v10, (a0), zero
		; RV32-NEXT: addi a0, sp, 16
; RV32-NEXT: vlse64.v v12, (a0), zero		; RV32-NEXT: vlse64.v v12, (a0), zero
; RV32-NEXT: vsrl.vi v14, v8, 1		; RV32-NEXT: vsrl.vi v14, v8, 1
; RV32-NEXT: vand.vv v10, v14, v10		; RV32-NEXT: vand.vv v10, v14, v10
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
; RV32-NEXT: vand.vv v10, v8, v12		; RV32-NEXT: vand.vv v10, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
		; RV32-NEXT: addi a0, sp, 8
; RV32-NEXT: vlse64.v v10, (a0), zero		; RV32-NEXT: vlse64.v v10, (a0), zero
		; RV32-NEXT: mv a0, sp
; RV32-NEXT: vlse64.v v12, (a0), zero		; RV32-NEXT: vlse64.v v12, (a0), zero
; RV32-NEXT: vsrl.vi v14, v8, 4		; RV32-NEXT: vsrl.vi v14, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v14		; RV32-NEXT: vadd.vv v8, v8, v14
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: ctpop_nxv2i64:		; RV64-LABEL: ctpop_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e64, m2, ta, ma		; RV64-NEXT: vsetvli a0, zero, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1		; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 27 Lines	; RV64-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.ctpop.nxv2i64(<vscale x 2 x i64> %va)		%a = call <vscale x 2 x i64> @llvm.ctpop.nxv2i64(<vscale x 2 x i64> %va)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}
declare <vscale x 2 x i64> @llvm.ctpop.nxv2i64(<vscale x 2 x i64>)		declare <vscale x 2 x i64> @llvm.ctpop.nxv2i64(<vscale x 2 x i64>)

define <vscale x 4 x i64> @ctpop_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @ctpop_nxv4i64(<vscale x 4 x i64> %va) {
; RV32-LABEL: ctpop_nxv4i64:		; RV32-LABEL: ctpop_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: lui a0, 4112		; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257		; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 4(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV32-NEXT: addi a0, sp, 8		; RV32-NEXT: addi a0, sp, 24
; RV32-NEXT: vlse64.v v12, (a0), zero		; RV32-NEXT: vlse64.v v12, (a0), zero
		; RV32-NEXT: addi a0, sp, 16
; RV32-NEXT: vlse64.v v16, (a0), zero		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsrl.vi v20, v8, 1		; RV32-NEXT: vsrl.vi v20, v8, 1
; RV32-NEXT: vand.vv v12, v20, v12		; RV32-NEXT: vand.vv v12, v20, v12
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
; RV32-NEXT: vand.vv v12, v8, v16		; RV32-NEXT: vand.vv v12, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
		; RV32-NEXT: addi a0, sp, 8
; RV32-NEXT: vlse64.v v12, (a0), zero		; RV32-NEXT: vlse64.v v12, (a0), zero
		; RV32-NEXT: mv a0, sp
; RV32-NEXT: vlse64.v v16, (a0), zero		; RV32-NEXT: vlse64.v v16, (a0), zero
; RV32-NEXT: vsrl.vi v20, v8, 4		; RV32-NEXT: vsrl.vi v20, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v20		; RV32-NEXT: vadd.vv v8, v8, v20
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: ctpop_nxv4i64:		; RV64-LABEL: ctpop_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e64, m4, ta, ma		; RV64-NEXT: vsetvli a0, zero, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1		; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 27 Lines	; RV64-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.ctpop.nxv4i64(<vscale x 4 x i64> %va)		%a = call <vscale x 4 x i64> @llvm.ctpop.nxv4i64(<vscale x 4 x i64> %va)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}
declare <vscale x 4 x i64> @llvm.ctpop.nxv4i64(<vscale x 4 x i64>)		declare <vscale x 4 x i64> @llvm.ctpop.nxv4i64(<vscale x 4 x i64>)

define <vscale x 8 x i64> @ctpop_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @ctpop_nxv8i64(<vscale x 8 x i64> %va) {
; RV32-LABEL: ctpop_nxv8i64:		; RV32-LABEL: ctpop_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a0, 349525		; RV32-NEXT: lui a0, 349525
; RV32-NEXT: addi a0, a0, 1365		; RV32-NEXT: addi a0, a0, 1365
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 28(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 24(sp)
; RV32-NEXT: lui a0, 209715		; RV32-NEXT: lui a0, 209715
; RV32-NEXT: addi a0, a0, 819		; RV32-NEXT: addi a0, a0, 819
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 20(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 16(sp)
; RV32-NEXT: lui a0, 61681		; RV32-NEXT: lui a0, 61681
; RV32-NEXT: addi a0, a0, -241		; RV32-NEXT: addi a0, a0, -241
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 12(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 8(sp)
; RV32-NEXT: lui a0, 4112		; RV32-NEXT: lui a0, 4112
; RV32-NEXT: addi a0, a0, 257		; RV32-NEXT: addi a0, a0, 257
; RV32-NEXT: sw a0, 12(sp)		; RV32-NEXT: sw a0, 4(sp)
; RV32-NEXT: sw a0, 8(sp)		; RV32-NEXT: sw a0, 0(sp)
; RV32-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV32-NEXT: addi a0, sp, 8		; RV32-NEXT: addi a0, sp, 24
; RV32-NEXT: vlse64.v v16, (a0), zero		; RV32-NEXT: vlse64.v v16, (a0), zero
		; RV32-NEXT: addi a0, sp, 16
; RV32-NEXT: vlse64.v v24, (a0), zero		; RV32-NEXT: vlse64.v v24, (a0), zero
; RV32-NEXT: vsrl.vi v0, v8, 1		; RV32-NEXT: vsrl.vi v0, v8, 1
; RV32-NEXT: vand.vv v16, v0, v16		; RV32-NEXT: vand.vv v16, v0, v16
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: vand.vv v16, v8, v24		; RV32-NEXT: vand.vv v16, v8, v24
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
		; RV32-NEXT: addi a0, sp, 8
; RV32-NEXT: vlse64.v v16, (a0), zero		; RV32-NEXT: vlse64.v v16, (a0), zero
		; RV32-NEXT: mv a0, sp
; RV32-NEXT: vlse64.v v24, (a0), zero		; RV32-NEXT: vlse64.v v24, (a0), zero
; RV32-NEXT: vsrl.vi v0, v8, 4		; RV32-NEXT: vsrl.vi v0, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v0		; RV32-NEXT: vadd.vv v8, v8, v0
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vmul.vv v8, v8, v24		; RV32-NEXT: vmul.vv v8, v8, v24
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: ctpop_nxv8i64:		; RV64-LABEL: ctpop_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli a0, zero, e64, m8, ta, ma		; RV64-NEXT: vsetvli a0, zero, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 31 Lines

llvm/test/CodeGen/RISCV/rvv/ctpop-vp.ll

Show First 20 Lines • Show All 1,533 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}

declare <vscale x 1 x i64> @llvm.vp.ctpop.nxv1i64(<vscale x 1 x i64>, <vscale x 1 x i1>, i32)		declare <vscale x 1 x i64> @llvm.vp.ctpop.nxv1i64(<vscale x 1 x i64>, <vscale x 1 x i1>, i32)

define <vscale x 1 x i64> @vp_ctpop_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctpop_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv1i64:		; RV32-LABEL: vp_ctpop_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t		; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t		; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t		; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t		; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t		; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv1i64:		; RV64-LABEL: vp_ctpop_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 26 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.ctpop.nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.ctpop.nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_ctpop_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_ctpop_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv1i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9		; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9		; RV32-NEXT: vadd.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9		; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv1i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsrl.vi v9, v8, 1		; RV64-NEXT: vsrl.vi v9, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 30 Lines	; RV64-NEXT: ret
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

declare <vscale x 2 x i64> @llvm.vp.ctpop.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i1>, i32)		declare <vscale x 2 x i64> @llvm.vp.ctpop.nxv2i64(<vscale x 2 x i64>, <vscale x 2 x i1>, i32)

define <vscale x 2 x i64> @vp_ctpop_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctpop_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv2i64:		; RV32-LABEL: vp_ctpop_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t		; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t		; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t		; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t		; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t		; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv2i64:		; RV64-LABEL: vp_ctpop_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 26 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.ctpop.nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.ctpop.nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_ctpop_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_ctpop_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv2i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10		; RV32-NEXT: vadd.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv2i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsrl.vi v10, v8, 1		; RV64-NEXT: vsrl.vi v10, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 30 Lines	; RV64-NEXT: ret
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

declare <vscale x 4 x i64> @llvm.vp.ctpop.nxv4i64(<vscale x 4 x i64>, <vscale x 4 x i1>, i32)		declare <vscale x 4 x i64> @llvm.vp.ctpop.nxv4i64(<vscale x 4 x i64>, <vscale x 4 x i1>, i32)

define <vscale x 4 x i64> @vp_ctpop_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctpop_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv4i64:		; RV32-LABEL: vp_ctpop_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t		; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t		; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t		; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t		; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t		; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv4i64:		; RV64-LABEL: vp_ctpop_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 26 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.ctpop.nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.ctpop.nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_ctpop_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_ctpop_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv4i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12		; RV32-NEXT: vadd.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv4i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsrl.vi v12, v8, 1		; RV64-NEXT: vsrl.vi v12, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 30 Lines	; RV64-NEXT: ret
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

declare <vscale x 7 x i64> @llvm.vp.ctpop.nxv7i64(<vscale x 7 x i64>, <vscale x 7 x i1>, i32)		declare <vscale x 7 x i64> @llvm.vp.ctpop.nxv7i64(<vscale x 7 x i64>, <vscale x 7 x i1>, i32)

define <vscale x 7 x i64> @vp_ctpop_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctpop_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv7i64:		; RV32-LABEL: vp_ctpop_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv7i64:		; RV64-LABEL: vp_ctpop_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 26 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.ctpop.nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.ctpop.nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_ctpop_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_ctpop_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv7i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv7i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 30 Lines	; RV64-NEXT: ret
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

declare <vscale x 8 x i64> @llvm.vp.ctpop.nxv8i64(<vscale x 8 x i64>, <vscale x 8 x i1>, i32)		declare <vscale x 8 x i64> @llvm.vp.ctpop.nxv8i64(<vscale x 8 x i64>, <vscale x 8 x i1>, i32)

define <vscale x 8 x i64> @vp_ctpop_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctpop_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv8i64:		; RV32-LABEL: vp_ctpop_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv8i64:		; RV64-LABEL: vp_ctpop_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV64-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 26 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.ctpop.nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.ctpop.nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_ctpop_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_ctpop_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv8i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv8i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsrl.vi v16, v8, 1		; RV64-NEXT: vsrl.vi v16, v8, 1
; RV64-NEXT: lui a0, 349525		; RV64-NEXT: lui a0, 349525
; RV64-NEXT: addiw a0, a0, 1365		; RV64-NEXT: addiw a0, a0, 1365
Show All 30 Lines	; RV64-NEXT: ret
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

declare <vscale x 16 x i64> @llvm.vp.ctpop.nxv16i64(<vscale x 16 x i64>, <vscale x 16 x i1>, i32)		declare <vscale x 16 x i64> @llvm.vp.ctpop.nxv16i64(<vscale x 16 x i64>, <vscale x 16 x i1>, i32)

define <vscale x 16 x i64> @vp_ctpop_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctpop_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv16i64:		; RV32-LABEL: vp_ctpop_nxv16i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 48		; RV32-NEXT: li a2, 48
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x30, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 48 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x30, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 48 * vlenb
; RV32-NEXT: vmv1r.v v1, v0		; RV32-NEXT: vmv1r.v v1, v0
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 24
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: add a1, sp, a1		; RV32-NEXT: add a1, sp, a1
; RV32-NEXT: addi a1, a1, 16		; RV32-NEXT: addi a1, a1, 48
; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a1) # Unknown-size Folded Spill
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: srli a2, a1, 3		; RV32-NEXT: srli a2, a1, 3
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma		; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2		; RV32-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 349525		; RV32-NEXT: lui a2, 349525
; RV32-NEXT: addi a2, a2, 1365		; RV32-NEXT: addi a2, a2, 1365
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 44(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 40(sp)
; RV32-NEXT: lui a2, 209715		; RV32-NEXT: lui a2, 209715
; RV32-NEXT: addi a2, a2, 819		; RV32-NEXT: addi a2, a2, 819
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 36(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 32(sp)
; RV32-NEXT: lui a2, 61681		; RV32-NEXT: lui a2, 61681
; RV32-NEXT: addi a2, a2, -241		; RV32-NEXT: addi a2, a2, -241
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 28(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 24(sp)
; RV32-NEXT: lui a2, 4112		; RV32-NEXT: lui a2, 4112
; RV32-NEXT: addi a2, a2, 257		; RV32-NEXT: addi a2, a2, 257
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 20(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 16(sp)
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a2, a3, a2		; RV32-NEXT: and a2, a3, a2
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: csrr a3, vlenb
		; RV32-NEXT: li a4, 40
		; RV32-NEXT: mul a3, a3, a4
		; RV32-NEXT: add a3, sp, a3
		; RV32-NEXT: addi a3, a3, 48
		; RV32-NEXT: vs8r.v v24, (a3) # Unknown-size Folded Spill
		; RV32-NEXT: addi a3, sp, 40
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a4, a4, 5		; RV32-NEXT: slli a3, a3, 5
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: li a4, 40
; RV32-NEXT: li a5, 40		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: vl8r.v v24, (a3) # Unknown-size Folded Reload
; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: li a4, 24
; RV32-NEXT: li a5, 40		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: vl8r.v v24, (a3) # Unknown-size Folded Reload
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vsub.vv v16, v24, v16, v0.t
		; RV32-NEXT: csrr a3, vlenb
		; RV32-NEXT: li a4, 40
		; RV32-NEXT: mul a3, a3, a4
		; RV32-NEXT: add a3, sp, a3
		; RV32-NEXT: addi a3, a3, 48
		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
		; RV32-NEXT: addi a3, sp, 32
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 40		; RV32-NEXT: li a4, 40
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a3) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 24		; RV32-NEXT: li a4, 24
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a3) # Unknown-size Folded Spill
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 40		; RV32-NEXT: li a4, 40
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a3) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v24, v24, 2, v0.t		; RV32-NEXT: vsrl.vi v24, v24, 2, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 40		; RV32-NEXT: li a4, 40
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 24		; RV32-NEXT: li a4, 24
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a3) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t		; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t		; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
		; RV32-NEXT: addi a3, sp, 24
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 24		; RV32-NEXT: li a4, 24
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
		; RV32-NEXT: addi a3, sp, 16
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: addi a3, sp, 16		; RV32-NEXT: addi a3, sp, 48
; RV32-NEXT: vs8r.v v8, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v8, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a2, vlenb
; RV32-NEXT: slli a2, a2, 4		; RV32-NEXT: slli a2, a2, 4
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a2, sp, a2
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a2, a2, 48
; RV32-NEXT: vs8r.v v16, (a2) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a2) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t		; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a2, 56
; RV32-NEXT: vsrl.vx v8, v16, a2, v0.t		; RV32-NEXT: vsrl.vx v8, v16, a2, v0.t
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v8, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v8, (a3) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB46_2		; RV32-NEXT: bltu a0, a1, .LBB46_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB46_2:		; RV32-NEXT: .LBB46_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1		; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v8, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v8, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40		; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a2, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a2, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 48		; RV32-NEXT: li a1, 48
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv16i64:		; RV64-LABEL: vp_ctpop_nxv16i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4		; RV64-NEXT: slli a1, a1, 4
▲ Show 20 Lines • Show All 77 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.ctpop.nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i64> @llvm.vp.ctpop.nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v		ret <vscale x 16 x i64> %v
}		}

define <vscale x 16 x i64> @vp_ctpop_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_ctpop_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_ctpop_nxv16i64_unmasked:		; RV32-LABEL: vp_ctpop_nxv16i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 5		; RV32-NEXT: slli a1, a1, 5
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 32 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a2, a3, a2		; RV32-NEXT: and a2, a3, a2
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a3, sp, 8		; RV32-NEXT: addi a3, sp, 40
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a3), zero		; RV32-NEXT: vlse64.v v0, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: li a5, 24		; RV32-NEXT: li a4, 24
; RV32-NEXT: mul a4, a4, a5		; RV32-NEXT: mul a3, a3, a4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v0, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0		; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24		; RV32-NEXT: vsub.vv v16, v16, v24
		; RV32-NEXT: addi a3, sp, 32
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a3), zero		; RV32-NEXT: vlse64.v v0, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0		; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2		; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0		; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16		; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v24, v16, v24		; RV32-NEXT: vadd.vv v24, v16, v24
		; RV32-NEXT: addi a3, sp, 24
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a3), zero		; RV32-NEXT: vlse64.v v16, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a4, a4, 4		; RV32-NEXT: slli a3, a3, 4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v16, v24, v16		; RV32-NEXT: vand.vv v16, v24, v16
		; RV32-NEXT: addi a3, sp, 16
; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a4, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a3), zero		; RV32-NEXT: vlse64.v v24, (a3), zero
; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a2, e64, m8, ta, ma
; RV32-NEXT: csrr a2, vlenb		; RV32-NEXT: csrr a2, vlenb
; RV32-NEXT: slli a2, a2, 3		; RV32-NEXT: slli a2, a2, 3
; RV32-NEXT: add a2, sp, a2		; RV32-NEXT: add a2, sp, a2
; RV32-NEXT: addi a2, a2, 16		; RV32-NEXT: addi a2, a2, 48
; RV32-NEXT: vs8r.v v24, (a2) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a2) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v16, v24		; RV32-NEXT: vmul.vv v16, v16, v24
; RV32-NEXT: li a2, 56		; RV32-NEXT: li a2, 56
; RV32-NEXT: vsrl.vx v16, v16, a2		; RV32-NEXT: vsrl.vx v16, v16, a2
; RV32-NEXT: addi a3, sp, 16		; RV32-NEXT: addi a3, sp, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB47_2		; RV32-NEXT: bltu a0, a1, .LBB47_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB47_2:		; RV32-NEXT: .LBB47_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v24, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
; RV32-NEXT: vand.vv v16, v8, v0		; RV32-NEXT: vand.vv v16, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0		; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a2		; RV32-NEXT: vsrl.vx v8, v8, a2
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_ctpop_nxv16i64_unmasked:		; RV64-LABEL: vp_ctpop_nxv16i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: mv a2, a0		; RV64-NEXT: mv a2, a0
; RV64-NEXT: bltu a0, a1, .LBB47_2		; RV64-NEXT: bltu a0, a1, .LBB47_2
; RV64-NEXT: # %bb.1:		; RV64-NEXT: # %bb.1:
▲ Show 20 Lines • Show All 55 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/cttz-sdnode.ll

Show First 20 Lines • Show All 1,350 Lines • ▼ Show 20 Lines	; CHECK-D-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 false)		%a = call <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 false)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}
declare <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32>, i1)		declare <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32>, i1)

define <vscale x 1 x i64> @cttz_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @cttz_nxv1i64(<vscale x 1 x i64> %va) {
; RV32I-LABEL: cttz_nxv1i64:		; RV32I-LABEL: cttz_nxv1i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV32I-NEXT: vsub.vx v9, v8, a0		; RV32I-NEXT: vsub.vx v9, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 1		; RV32I-NEXT: vsrl.vi v11, v8, 1
; RV32I-NEXT: vand.vv v10, v11, v10		; RV32I-NEXT: vand.vv v9, v11, v9
; RV32I-NEXT: vsub.vv v8, v8, v10		; RV32I-NEXT: vsub.vv v8, v8, v9
; RV32I-NEXT: vand.vv v10, v8, v9		; RV32I-NEXT: vand.vv v9, v8, v10
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vadd.vv v8, v10, v8		; RV32I-NEXT: vadd.vv v8, v9, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 4		; RV32I-NEXT: vsrl.vi v11, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v11		; RV32I-NEXT: vadd.vv v8, v8, v11
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
; RV32I-NEXT: vmul.vv v8, v8, v10		; RV32I-NEXT: vmul.vv v8, v8, v10
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_nxv1i64:		; RV64I-LABEL: cttz_nxv1i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV64I-NEXT: vsub.vx v9, v8, a0		; RV64I-NEXT: vsub.vx v9, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 107 Lines • ▼ Show 20 Lines	; RV64D-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 false)		%a = call <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 false)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}
declare <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64>, i1)		declare <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64>, i1)

define <vscale x 2 x i64> @cttz_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @cttz_nxv2i64(<vscale x 2 x i64> %va) {
; RV32I-LABEL: cttz_nxv2i64:		; RV32I-LABEL: cttz_nxv2i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV32I-NEXT: vsub.vx v10, v8, a0		; RV32I-NEXT: vsub.vx v10, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 1		; RV32I-NEXT: vsrl.vi v14, v8, 1
; RV32I-NEXT: vand.vv v12, v14, v12		; RV32I-NEXT: vand.vv v10, v14, v10
; RV32I-NEXT: vsub.vv v8, v8, v12		; RV32I-NEXT: vsub.vv v8, v8, v10
; RV32I-NEXT: vand.vv v12, v8, v10		; RV32I-NEXT: vand.vv v10, v8, v12
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vadd.vv v8, v12, v8		; RV32I-NEXT: vadd.vv v8, v10, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 4		; RV32I-NEXT: vsrl.vi v14, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v14		; RV32I-NEXT: vadd.vv v8, v8, v14
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vmul.vv v8, v8, v12		; RV32I-NEXT: vmul.vv v8, v8, v12
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_nxv2i64:		; RV64I-LABEL: cttz_nxv2i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV64I-NEXT: vsub.vx v10, v8, a0		; RV64I-NEXT: vsub.vx v10, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 107 Lines • ▼ Show 20 Lines	; RV64D-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 false)		%a = call <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 false)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}
declare <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64>, i1)		declare <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64>, i1)

define <vscale x 4 x i64> @cttz_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @cttz_nxv4i64(<vscale x 4 x i64> %va) {
; RV32I-LABEL: cttz_nxv4i64:		; RV32I-LABEL: cttz_nxv4i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV32I-NEXT: vsub.vx v12, v8, a0		; RV32I-NEXT: vsub.vx v12, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 1		; RV32I-NEXT: vsrl.vi v20, v8, 1
; RV32I-NEXT: vand.vv v16, v20, v16		; RV32I-NEXT: vand.vv v12, v20, v12
; RV32I-NEXT: vsub.vv v8, v8, v16		; RV32I-NEXT: vsub.vv v8, v8, v12
; RV32I-NEXT: vand.vv v16, v8, v12		; RV32I-NEXT: vand.vv v12, v8, v16
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vadd.vv v8, v16, v8		; RV32I-NEXT: vadd.vv v8, v12, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 4		; RV32I-NEXT: vsrl.vi v20, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v20		; RV32I-NEXT: vadd.vv v8, v8, v20
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vmul.vv v8, v8, v16		; RV32I-NEXT: vmul.vv v8, v8, v16
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_nxv4i64:		; RV64I-LABEL: cttz_nxv4i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV64I-NEXT: vsub.vx v12, v8, a0		; RV64I-NEXT: vsub.vx v12, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 107 Lines • ▼ Show 20 Lines	; RV64D-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 false)		%a = call <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 false)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}
declare <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64>, i1)		declare <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64>, i1)

define <vscale x 8 x i64> @cttz_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @cttz_nxv8i64(<vscale x 8 x i64> %va) {
; RV32I-LABEL: cttz_nxv8i64:		; RV32I-LABEL: cttz_nxv8i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV32I-NEXT: vsub.vx v16, v8, a0		; RV32I-NEXT: vsub.vx v16, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 1		; RV32I-NEXT: vsrl.vi v0, v8, 1
; RV32I-NEXT: vand.vv v24, v0, v24		; RV32I-NEXT: vand.vv v16, v0, v16
; RV32I-NEXT: vsub.vv v8, v8, v24		; RV32I-NEXT: vsub.vv v8, v8, v16
; RV32I-NEXT: vand.vv v24, v8, v16		; RV32I-NEXT: vand.vv v16, v8, v24
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v24
; RV32I-NEXT: vadd.vv v8, v24, v8		; RV32I-NEXT: vadd.vv v8, v16, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 4		; RV32I-NEXT: vsrl.vi v0, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v0		; RV32I-NEXT: vadd.vv v8, v8, v0
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vmul.vv v8, v8, v24		; RV32I-NEXT: vmul.vv v8, v8, v24
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_nxv8i64:		; RV64I-LABEL: cttz_nxv8i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV64I-NEXT: vsub.vx v16, v8, a0		; RV64I-NEXT: vsub.vx v16, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 1,356 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true)		%a = call <vscale x 16 x i32> @llvm.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true)
ret <vscale x 16 x i32> %a		ret <vscale x 16 x i32> %a
}		}

define <vscale x 1 x i64> @cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va) {		define <vscale x 1 x i64> @cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va) {
; RV32I-LABEL: cttz_zero_undef_nxv1i64:		; RV32I-LABEL: cttz_zero_undef_nxv1i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV32I-NEXT: vsub.vx v9, v8, a0		; RV32I-NEXT: vsub.vx v9, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 1		; RV32I-NEXT: vsrl.vi v11, v8, 1
; RV32I-NEXT: vand.vv v10, v11, v10		; RV32I-NEXT: vand.vv v9, v11, v9
; RV32I-NEXT: vsub.vv v8, v8, v10		; RV32I-NEXT: vsub.vv v8, v8, v9
; RV32I-NEXT: vand.vv v10, v8, v9		; RV32I-NEXT: vand.vv v9, v8, v10
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vadd.vv v8, v10, v8		; RV32I-NEXT: vadd.vv v8, v9, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v9, (a0), zero		; RV32I-NEXT: vlse64.v v9, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
; RV32I-NEXT: vsrl.vi v11, v8, 4		; RV32I-NEXT: vsrl.vi v11, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v11		; RV32I-NEXT: vadd.vv v8, v8, v11
; RV32I-NEXT: vand.vv v8, v8, v9		; RV32I-NEXT: vand.vv v8, v8, v9
; RV32I-NEXT: vmul.vv v8, v8, v10		; RV32I-NEXT: vmul.vv v8, v8, v10
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_zero_undef_nxv1i64:		; RV64I-LABEL: cttz_zero_undef_nxv1i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m1, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m1, ta, ma
; RV64I-NEXT: vsub.vx v9, v8, a0		; RV64I-NEXT: vsub.vx v9, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 62 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true)		%a = call <vscale x 1 x i64> @llvm.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true)
ret <vscale x 1 x i64> %a		ret <vscale x 1 x i64> %a
}		}

define <vscale x 2 x i64> @cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va) {		define <vscale x 2 x i64> @cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va) {
; RV32I-LABEL: cttz_zero_undef_nxv2i64:		; RV32I-LABEL: cttz_zero_undef_nxv2i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV32I-NEXT: vsub.vx v10, v8, a0		; RV32I-NEXT: vsub.vx v10, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 1		; RV32I-NEXT: vsrl.vi v14, v8, 1
; RV32I-NEXT: vand.vv v12, v14, v12		; RV32I-NEXT: vand.vv v10, v14, v10
; RV32I-NEXT: vsub.vv v8, v8, v12		; RV32I-NEXT: vsub.vv v8, v8, v10
; RV32I-NEXT: vand.vv v12, v8, v10		; RV32I-NEXT: vand.vv v10, v8, v12
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vadd.vv v8, v12, v8		; RV32I-NEXT: vadd.vv v8, v10, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v10, (a0), zero		; RV32I-NEXT: vlse64.v v10, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
; RV32I-NEXT: vsrl.vi v14, v8, 4		; RV32I-NEXT: vsrl.vi v14, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v14		; RV32I-NEXT: vadd.vv v8, v8, v14
; RV32I-NEXT: vand.vv v8, v8, v10		; RV32I-NEXT: vand.vv v8, v8, v10
; RV32I-NEXT: vmul.vv v8, v8, v12		; RV32I-NEXT: vmul.vv v8, v8, v12
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_zero_undef_nxv2i64:		; RV64I-LABEL: cttz_zero_undef_nxv2i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m2, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m2, ta, ma
; RV64I-NEXT: vsub.vx v10, v8, a0		; RV64I-NEXT: vsub.vx v10, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 62 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true)		%a = call <vscale x 2 x i64> @llvm.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true)
ret <vscale x 2 x i64> %a		ret <vscale x 2 x i64> %a
}		}

define <vscale x 4 x i64> @cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va) {		define <vscale x 4 x i64> @cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va) {
; RV32I-LABEL: cttz_zero_undef_nxv4i64:		; RV32I-LABEL: cttz_zero_undef_nxv4i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV32I-NEXT: vsub.vx v12, v8, a0		; RV32I-NEXT: vsub.vx v12, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 1		; RV32I-NEXT: vsrl.vi v20, v8, 1
; RV32I-NEXT: vand.vv v16, v20, v16		; RV32I-NEXT: vand.vv v12, v20, v12
; RV32I-NEXT: vsub.vv v8, v8, v16		; RV32I-NEXT: vsub.vv v8, v8, v12
; RV32I-NEXT: vand.vv v16, v8, v12		; RV32I-NEXT: vand.vv v12, v8, v16
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vadd.vv v8, v16, v8		; RV32I-NEXT: vadd.vv v8, v12, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v12, (a0), zero		; RV32I-NEXT: vlse64.v v12, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
; RV32I-NEXT: vsrl.vi v20, v8, 4		; RV32I-NEXT: vsrl.vi v20, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v20		; RV32I-NEXT: vadd.vv v8, v8, v20
; RV32I-NEXT: vand.vv v8, v8, v12		; RV32I-NEXT: vand.vv v8, v8, v12
; RV32I-NEXT: vmul.vv v8, v8, v16		; RV32I-NEXT: vmul.vv v8, v8, v16
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_zero_undef_nxv4i64:		; RV64I-LABEL: cttz_zero_undef_nxv4i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m4, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m4, ta, ma
; RV64I-NEXT: vsub.vx v12, v8, a0		; RV64I-NEXT: vsub.vx v12, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 62 Lines • ▼ Show 20 Lines
; CHECK-D-NEXT: ret		; CHECK-D-NEXT: ret
%a = call <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true)		%a = call <vscale x 4 x i64> @llvm.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true)
ret <vscale x 4 x i64> %a		ret <vscale x 4 x i64> %a
}		}

define <vscale x 8 x i64> @cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va) {		define <vscale x 8 x i64> @cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va) {
; RV32I-LABEL: cttz_zero_undef_nxv8i64:		; RV32I-LABEL: cttz_zero_undef_nxv8i64:
; RV32I: # %bb.0:		; RV32I: # %bb.0:
; RV32I-NEXT: addi sp, sp, -16		; RV32I-NEXT: addi sp, sp, -32
; RV32I-NEXT: .cfi_def_cfa_offset 16		; RV32I-NEXT: .cfi_def_cfa_offset 32
; RV32I-NEXT: lui a0, 349525		; RV32I-NEXT: lui a0, 349525
; RV32I-NEXT: addi a0, a0, 1365		; RV32I-NEXT: addi a0, a0, 1365
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 28(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 24(sp)
; RV32I-NEXT: lui a0, 209715		; RV32I-NEXT: lui a0, 209715
; RV32I-NEXT: addi a0, a0, 819		; RV32I-NEXT: addi a0, a0, 819
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 20(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 16(sp)
; RV32I-NEXT: lui a0, 61681		; RV32I-NEXT: lui a0, 61681
; RV32I-NEXT: addi a0, a0, -241		; RV32I-NEXT: addi a0, a0, -241
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 12(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 8(sp)
; RV32I-NEXT: lui a0, 4112		; RV32I-NEXT: lui a0, 4112
; RV32I-NEXT: addi a0, a0, 257		; RV32I-NEXT: addi a0, a0, 257
; RV32I-NEXT: sw a0, 12(sp)		; RV32I-NEXT: sw a0, 4(sp)
; RV32I-NEXT: sw a0, 8(sp)		; RV32I-NEXT: sw a0, 0(sp)
; RV32I-NEXT: li a0, 1		; RV32I-NEXT: li a0, 1
; RV32I-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV32I-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV32I-NEXT: vsub.vx v16, v8, a0		; RV32I-NEXT: vsub.vx v16, v8, a0
; RV32I-NEXT: vnot.v v8, v8		; RV32I-NEXT: vnot.v v8, v8
; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
		; RV32I-NEXT: addi a0, sp, 24
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: addi a0, sp, 16
		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 1		; RV32I-NEXT: vsrl.vi v0, v8, 1
; RV32I-NEXT: vand.vv v24, v0, v24		; RV32I-NEXT: vand.vv v16, v0, v16
; RV32I-NEXT: vsub.vv v8, v8, v24		; RV32I-NEXT: vsub.vv v8, v8, v16
; RV32I-NEXT: vand.vv v24, v8, v16		; RV32I-NEXT: vand.vv v16, v8, v24
; RV32I-NEXT: vsrl.vi v8, v8, 2		; RV32I-NEXT: vsrl.vi v8, v8, 2
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v24
; RV32I-NEXT: vadd.vv v8, v24, v8		; RV32I-NEXT: vadd.vv v8, v16, v8
		; RV32I-NEXT: addi a0, sp, 8
; RV32I-NEXT: vlse64.v v16, (a0), zero		; RV32I-NEXT: vlse64.v v16, (a0), zero
		; RV32I-NEXT: mv a0, sp
; RV32I-NEXT: vlse64.v v24, (a0), zero		; RV32I-NEXT: vlse64.v v24, (a0), zero
; RV32I-NEXT: vsrl.vi v0, v8, 4		; RV32I-NEXT: vsrl.vi v0, v8, 4
; RV32I-NEXT: vadd.vv v8, v8, v0		; RV32I-NEXT: vadd.vv v8, v8, v0
; RV32I-NEXT: vand.vv v8, v8, v16		; RV32I-NEXT: vand.vv v8, v8, v16
; RV32I-NEXT: vmul.vv v8, v8, v24		; RV32I-NEXT: vmul.vv v8, v8, v24
; RV32I-NEXT: li a0, 56		; RV32I-NEXT: li a0, 56
; RV32I-NEXT: vsrl.vx v8, v8, a0		; RV32I-NEXT: vsrl.vx v8, v8, a0
; RV32I-NEXT: addi sp, sp, 16		; RV32I-NEXT: addi sp, sp, 32
; RV32I-NEXT: ret		; RV32I-NEXT: ret
;		;
; RV64I-LABEL: cttz_zero_undef_nxv8i64:		; RV64I-LABEL: cttz_zero_undef_nxv8i64:
; RV64I: # %bb.0:		; RV64I: # %bb.0:
; RV64I-NEXT: li a0, 1		; RV64I-NEXT: li a0, 1
; RV64I-NEXT: vsetvli a1, zero, e64, m8, ta, ma		; RV64I-NEXT: vsetvli a1, zero, e64, m8, ta, ma
; RV64I-NEXT: vsub.vx v16, v8, a0		; RV64I-NEXT: vsub.vx v16, v8, a0
; RV64I-NEXT: vnot.v v8, v8		; RV64I-NEXT: vnot.v v8, v8
▲ Show 20 Lines • Show All 66 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/cttz-vp.ll

Show First 20 Lines • Show All 1,765 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}

declare <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32)		declare <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64>, i1 immarg, <vscale x 1 x i1>, i32)

define <vscale x 1 x i64> @vp_cttz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_cttz_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv1i64:		; RV32-LABEL: vp_cttz_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t		; RV32-NEXT: vsub.vx v9, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t		; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t		; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t		; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t		; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t		; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv1i64:		; RV64-LABEL: vp_cttz_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t		; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 false, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_cttz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_cttz_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv1i64_unmasked:		; RV32-LABEL: vp_cttz_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1		; RV32-NEXT: vsub.vx v9, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9		; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9		; RV32-NEXT: vadd.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9		; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv1i64_unmasked:		; RV64-LABEL: vp_cttz_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1		; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 34 Lines	; RV64-NEXT: ret
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

declare <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32)		declare <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64>, i1 immarg, <vscale x 2 x i1>, i32)

define <vscale x 2 x i64> @vp_cttz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_cttz_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv2i64:		; RV32-LABEL: vp_cttz_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1, v0.t		; RV32-NEXT: vsub.vx v10, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t		; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t		; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t		; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t		; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t		; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv2i64:		; RV64-LABEL: vp_cttz_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1, v0.t		; RV64-NEXT: vsub.vx v10, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 false, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_cttz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_cttz_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv2i64_unmasked:		; RV32-LABEL: vp_cttz_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1		; RV32-NEXT: vsub.vx v10, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10		; RV32-NEXT: vadd.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv2i64_unmasked:		; RV64-LABEL: vp_cttz_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1		; RV64-NEXT: vsub.vx v10, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 34 Lines	; RV64-NEXT: ret
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

declare <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32)		declare <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64>, i1 immarg, <vscale x 4 x i1>, i32)

define <vscale x 4 x i64> @vp_cttz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_cttz_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv4i64:		; RV32-LABEL: vp_cttz_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1, v0.t		; RV32-NEXT: vsub.vx v12, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t		; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t		; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t		; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t		; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t		; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv4i64:		; RV64-LABEL: vp_cttz_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1, v0.t		; RV64-NEXT: vsub.vx v12, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 false, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_cttz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_cttz_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv4i64_unmasked:		; RV32-LABEL: vp_cttz_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1		; RV32-NEXT: vsub.vx v12, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12		; RV32-NEXT: vadd.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv4i64_unmasked:		; RV64-LABEL: vp_cttz_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1		; RV64-NEXT: vsub.vx v12, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 34 Lines	; RV64-NEXT: ret
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

declare <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32)		declare <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64>, i1 immarg, <vscale x 7 x i1>, i32)

define <vscale x 7 x i64> @vp_cttz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_cttz_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv7i64:		; RV32-LABEL: vp_cttz_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t		; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv7i64:		; RV64-LABEL: vp_cttz_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t		; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 false, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_cttz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_cttz_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv7i64_unmasked:		; RV32-LABEL: vp_cttz_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1		; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv7i64_unmasked:		; RV64-LABEL: vp_cttz_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1		; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 34 Lines	; RV64-NEXT: ret
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

declare <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32)		declare <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64>, i1 immarg, <vscale x 8 x i1>, i32)

define <vscale x 8 x i64> @vp_cttz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_cttz_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv8i64:		; RV32-LABEL: vp_cttz_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t		; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv8i64:		; RV64-LABEL: vp_cttz_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t		; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 false, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_cttz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_cttz_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv8i64_unmasked:		; RV32-LABEL: vp_cttz_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1		; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv8i64_unmasked:		; RV64-LABEL: vp_cttz_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1		; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 34 Lines	; RV64-NEXT: ret
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

declare <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32)		declare <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64>, i1 immarg, <vscale x 16 x i1>, i32)

define <vscale x 16 x i64> @vp_cttz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_cttz_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv16i64:		; RV32-LABEL: vp_cttz_nxv16i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 40 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb
; RV32-NEXT: vmv1r.v v1, v0		; RV32-NEXT: vmv1r.v v1, v0
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: srli a2, a1, 3		; RV32-NEXT: srli a2, a1, 3
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma		; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2		; RV32-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 349525		; RV32-NEXT: lui a2, 349525
; RV32-NEXT: addi a2, a2, 1365		; RV32-NEXT: addi a2, a2, 1365
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 44(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 40(sp)
; RV32-NEXT: lui a2, 209715		; RV32-NEXT: lui a2, 209715
; RV32-NEXT: addi a2, a2, 819		; RV32-NEXT: addi a2, a2, 819
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 36(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 32(sp)
; RV32-NEXT: lui a2, 61681		; RV32-NEXT: lui a2, 61681
; RV32-NEXT: addi a2, a2, -241		; RV32-NEXT: addi a2, a2, -241
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 28(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 24(sp)
; RV32-NEXT: lui a2, 4112		; RV32-NEXT: lui a2, 4112
; RV32-NEXT: addi a2, a2, 257		; RV32-NEXT: addi a2, a2, 257
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 20(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 16(sp)
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: li a2, 1		; RV32-NEXT: li a2, 1
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v16, a2, v0.t		; RV32-NEXT: vsub.vx v24, v16, a2, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t		; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: csrr a4, vlenb
		; RV32-NEXT: slli a4, a4, 5
		; RV32-NEXT: add a4, sp, a4
		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: li a5, 24
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: csrr a4, vlenb
		; RV32-NEXT: slli a4, a4, 5
		; RV32-NEXT: add a4, sp, a4
		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t		; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a5, a5, 5
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vsrl.vi v24, v24, 2, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: li a6, 24
; RV32-NEXT: mul a5, a5, a6
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a5, a5, 5
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: li a6, 24
; RV32-NEXT: mul a5, a5, a6
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t		; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t		; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t		; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t		; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB46_2		; RV32-NEXT: bltu a0, a1, .LBB46_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB46_2:		; RV32-NEXT: .LBB46_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1		; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsub.vx v16, v8, a2, v0.t		; RV32-NEXT: vsub.vx v16, v8, a2, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: li a1, 24
		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40		; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv16i64:		; RV64-LABEL: vp_cttz_nxv16i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4		; RV64-NEXT: slli a1, a1, 4
▲ Show 20 Lines • Show All 84 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 false, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v		ret <vscale x 16 x i64> %v
}		}

define <vscale x 16 x i64> @vp_cttz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_cttz_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_nxv16i64_unmasked:		; RV32-LABEL: vp_cttz_nxv16i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 5		; RV32-NEXT: slli a1, a1, 5
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 32 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: li a2, 1		; RV32-NEXT: li a2, 1
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v16, a2		; RV32-NEXT: vsub.vx v24, v16, a2
; RV32-NEXT: vnot.v v16, v16		; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0		; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24		; RV32-NEXT: vsub.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0		; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2		; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0		; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16		; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24		; RV32-NEXT: vadd.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero		; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24		; RV32-NEXT: vand.vv v24, v16, v24
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16		; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3		; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB47_2		; RV32-NEXT: bltu a0, a1, .LBB47_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB47_2:		; RV32-NEXT: .LBB47_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v8, a2		; RV32-NEXT: vsub.vx v24, v8, a2
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24		; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0		; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0		; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24		; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3		; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_nxv16i64_unmasked:		; RV64-LABEL: vp_cttz_nxv16i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1		; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2		; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1		; RV64-NEXT: addi a3, a3, -1
▲ Show 20 Lines • Show All 1,801 Lines • ▼ Show 20 Lines	; RV64-NEXT: ret
%v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i32> @llvm.vp.cttz.nxv16i32(<vscale x 16 x i32> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i32> %v		ret <vscale x 16 x i32> %v
}		}


define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64(<vscale x 1 x i64> %va, <vscale x 1 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv1i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1, v0.t		; RV32-NEXT: vsub.vx v9, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10, v0.t		; RV32-NEXT: vand.vv v9, v9, v10, v0.t
; RV32-NEXT: vsub.vv v8, v8, v9, v0.t		; RV32-NEXT: vsub.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9, v0.t		; RV32-NEXT: vand.vv v10, v8, v9, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
; RV32-NEXT: vadd.vv v8, v10, v8, v0.t		; RV32-NEXT: vadd.vv v8, v10, v8, v0.t
; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v9, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v9, v0.t		; RV32-NEXT: vadd.vv v8, v8, v9, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9, v0.t		; RV32-NEXT: vand.vv v8, v8, v9, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9, v0.t		; RV32-NEXT: vmul.vv v8, v8, v9, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv1i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1, v0.t		; RV64-NEXT: vsub.vx v9, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}

define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {		define <vscale x 1 x i64> @vp_cttz_zero_undef_nxv1i64_unmasked(<vscale x 1 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vsub.vx v9, v8, a1		; RV32-NEXT: vsub.vx v9, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vsrl.vi v9, v8, 1		; RV32-NEXT: vsrl.vi v9, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v9, v9, v10		; RV32-NEXT: vand.vv v9, v9, v10
; RV32-NEXT: vsub.vv v8, v8, v9		; RV32-NEXT: vsub.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v10, v8, v9		; RV32-NEXT: vand.vv v10, v8, v9
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
; RV32-NEXT: vadd.vv v8, v10, v8		; RV32-NEXT: vadd.vv v8, v10, v8
; RV32-NEXT: vsrl.vi v9, v8, 4		; RV32-NEXT: vsrl.vi v9, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v9		; RV32-NEXT: vadd.vv v8, v8, v9
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vand.vv v8, v8, v9		; RV32-NEXT: vand.vv v8, v8, v9
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m1, ta, ma
; RV32-NEXT: vlse64.v v9, (a1), zero		; RV32-NEXT: vlse64.v v9, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v9		; RV32-NEXT: vmul.vv v8, v8, v9
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv1i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m1, ta, ma
; RV64-NEXT: vsub.vx v9, v8, a1		; RV64-NEXT: vsub.vx v9, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 33 Lines	; RV64-NEXT: ret
%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)		%v = call <vscale x 1 x i64> @llvm.vp.cttz.nxv1i64(<vscale x 1 x i64> %va, i1 true, <vscale x 1 x i1> %m, i32 %evl)
ret <vscale x 1 x i64> %v		ret <vscale x 1 x i64> %v
}		}


define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64(<vscale x 2 x i64> %va, <vscale x 2 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv2i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1, v0.t		; RV32-NEXT: vsub.vx v10, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12, v0.t		; RV32-NEXT: vand.vv v10, v10, v12, v0.t
; RV32-NEXT: vsub.vv v8, v8, v10, v0.t		; RV32-NEXT: vsub.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10, v0.t		; RV32-NEXT: vand.vv v12, v8, v10, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
; RV32-NEXT: vadd.vv v8, v12, v8, v0.t		; RV32-NEXT: vadd.vv v8, v12, v8, v0.t
; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v10, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v10, v0.t		; RV32-NEXT: vadd.vv v8, v8, v10, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10, v0.t		; RV32-NEXT: vand.vv v8, v8, v10, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10, v0.t		; RV32-NEXT: vmul.vv v8, v8, v10, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv2i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1, v0.t		; RV64-NEXT: vsub.vx v10, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}

define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {		define <vscale x 2 x i64> @vp_cttz_zero_undef_nxv2i64_unmasked(<vscale x 2 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vsub.vx v10, v8, a1		; RV32-NEXT: vsub.vx v10, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vsrl.vi v10, v8, 1		; RV32-NEXT: vsrl.vi v10, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v10, v10, v12		; RV32-NEXT: vand.vv v10, v10, v12
; RV32-NEXT: vsub.vv v8, v8, v10		; RV32-NEXT: vsub.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v12, v8, v10		; RV32-NEXT: vand.vv v12, v8, v10
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
; RV32-NEXT: vadd.vv v8, v12, v8		; RV32-NEXT: vadd.vv v8, v12, v8
; RV32-NEXT: vsrl.vi v10, v8, 4		; RV32-NEXT: vsrl.vi v10, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v10		; RV32-NEXT: vadd.vv v8, v8, v10
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vand.vv v8, v8, v10		; RV32-NEXT: vand.vv v8, v8, v10
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m2, ta, ma
; RV32-NEXT: vlse64.v v10, (a1), zero		; RV32-NEXT: vlse64.v v10, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v10		; RV32-NEXT: vmul.vv v8, v8, v10
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv2i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m2, ta, ma
; RV64-NEXT: vsub.vx v10, v8, a1		; RV64-NEXT: vsub.vx v10, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 33 Lines	; RV64-NEXT: ret
%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)		%v = call <vscale x 2 x i64> @llvm.vp.cttz.nxv2i64(<vscale x 2 x i64> %va, i1 true, <vscale x 2 x i1> %m, i32 %evl)
ret <vscale x 2 x i64> %v		ret <vscale x 2 x i64> %v
}		}


define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64(<vscale x 4 x i64> %va, <vscale x 4 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv4i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1, v0.t		; RV32-NEXT: vsub.vx v12, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16, v0.t		; RV32-NEXT: vand.vv v12, v12, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v12, v0.t		; RV32-NEXT: vsub.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12, v0.t		; RV32-NEXT: vand.vv v16, v8, v12, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
; RV32-NEXT: vadd.vv v8, v16, v8, v0.t		; RV32-NEXT: vadd.vv v8, v16, v8, v0.t
; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v12, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v12, v0.t		; RV32-NEXT: vadd.vv v8, v8, v12, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12, v0.t		; RV32-NEXT: vand.vv v8, v8, v12, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12, v0.t		; RV32-NEXT: vmul.vv v8, v8, v12, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv4i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1, v0.t		; RV64-NEXT: vsub.vx v12, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}

define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {		define <vscale x 4 x i64> @vp_cttz_zero_undef_nxv4i64_unmasked(<vscale x 4 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vsub.vx v12, v8, a1		; RV32-NEXT: vsub.vx v12, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vsrl.vi v12, v8, 1		; RV32-NEXT: vsrl.vi v12, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v12, v12, v16		; RV32-NEXT: vand.vv v12, v12, v16
; RV32-NEXT: vsub.vv v8, v8, v12		; RV32-NEXT: vsub.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v16, v8, v12		; RV32-NEXT: vand.vv v16, v8, v12
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
; RV32-NEXT: vadd.vv v8, v16, v8		; RV32-NEXT: vadd.vv v8, v16, v8
; RV32-NEXT: vsrl.vi v12, v8, 4		; RV32-NEXT: vsrl.vi v12, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v12		; RV32-NEXT: vadd.vv v8, v8, v12
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vand.vv v8, v8, v12		; RV32-NEXT: vand.vv v8, v8, v12
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m4, ta, ma
; RV32-NEXT: vlse64.v v12, (a1), zero		; RV32-NEXT: vlse64.v v12, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v12		; RV32-NEXT: vmul.vv v8, v8, v12
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv4i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m4, ta, ma
; RV64-NEXT: vsub.vx v12, v8, a1		; RV64-NEXT: vsub.vx v12, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 33 Lines	; RV64-NEXT: ret
%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)		%v = call <vscale x 4 x i64> @llvm.vp.cttz.nxv4i64(<vscale x 4 x i64> %va, i1 true, <vscale x 4 x i1> %m, i32 %evl)
ret <vscale x 4 x i64> %v		ret <vscale x 4 x i64> %v
}		}


define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64(<vscale x 7 x i64> %va, <vscale x 7 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv7i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv7i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t		; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv7i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv7i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t		; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}

define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {		define <vscale x 7 x i64> @vp_cttz_zero_undef_nxv7i64_unmasked(<vscale x 7 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1		; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv7i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1		; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 33 Lines	; RV64-NEXT: ret
%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)		%v = call <vscale x 7 x i64> @llvm.vp.cttz.nxv7i64(<vscale x 7 x i64> %va, i1 true, <vscale x 7 x i1> %m, i32 %evl)
ret <vscale x 7 x i64> %v		ret <vscale x 7 x i64> %v
}		}


define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64(<vscale x 8 x i64> %va, <vscale x 8 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv8i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1, v0.t		; RV32-NEXT: vsub.vx v16, v8, a1, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 1, v0.t
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a0, v0.t
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv8i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1, v0.t		; RV64-NEXT: vsub.vx v16, v8, a1, v0.t
; RV64-NEXT: vnot.v v8, v8, v0.t		; RV64-NEXT: vnot.v v8, v8, v0.t
Show All 30 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {		define <vscale x 8 x i64> @vp_cttz_zero_undef_nxv8i64_unmasked(<vscale x 8 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -32
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 32
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 12(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 8(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 4(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 0(sp)
; RV32-NEXT: li a1, 1		; RV32-NEXT: li a1, 1
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v16, v8, a1		; RV32-NEXT: vsub.vx v16, v8, a1
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vsrl.vi v16, v8, 1		; RV32-NEXT: vsrl.vi v16, v8, 1
; RV32-NEXT: addi a1, sp, 8		; RV32-NEXT: addi a1, sp, 24
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a1), zero		; RV32-NEXT: vlse64.v v24, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsub.vv v8, v8, v16		; RV32-NEXT: vsub.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 16
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v8, v16		; RV32-NEXT: vand.vv v24, v8, v16
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v16, v8, 4		; RV32-NEXT: vsrl.vi v16, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v16		; RV32-NEXT: vadd.vv v8, v8, v16
		; RV32-NEXT: addi a1, sp, 8
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
		; RV32-NEXT: mv a1, sp
; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a2, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a1), zero		; RV32-NEXT: vlse64.v v16, (a1), zero
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: li a0, 56		; RV32-NEXT: li a0, 56
; RV32-NEXT: vsrl.vx v8, v8, a0		; RV32-NEXT: vsrl.vx v8, v8, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 32
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv8i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: li a1, 1		; RV64-NEXT: li a1, 1
; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV64-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV64-NEXT: vsub.vx v16, v8, a1		; RV64-NEXT: vsub.vx v16, v8, a1
; RV64-NEXT: vnot.v v8, v8		; RV64-NEXT: vnot.v v8, v8
Show All 32 Lines	; RV64-NEXT: ret
%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer		%m = shufflevector <vscale x 8 x i1> %head, <vscale x 8 x i1> poison, <vscale x 8 x i32> zeroinitializer
%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)		%v = call <vscale x 8 x i64> @llvm.vp.cttz.nxv8i64(<vscale x 8 x i64> %va, i1 true, <vscale x 8 x i1> %m, i32 %evl)
ret <vscale x 8 x i64> %v		ret <vscale x 8 x i64> %v
}		}

define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64(<vscale x 16 x i64> %va, <vscale x 16 x i1> %m, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i64:		; RV32-LABEL: vp_cttz_zero_undef_nxv16i64:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: li a2, 40		; RV32-NEXT: li a2, 40
; RV32-NEXT: mul a1, a1, a2		; RV32-NEXT: mul a1, a1, a2
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 40 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x28, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 40 * vlenb
; RV32-NEXT: vmv1r.v v1, v0		; RV32-NEXT: vmv1r.v v1, v0
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: srli a2, a1, 3		; RV32-NEXT: srli a2, a1, 3
; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma		; RV32-NEXT: vsetvli a3, zero, e8, mf4, ta, ma
; RV32-NEXT: vslidedown.vx v0, v0, a2		; RV32-NEXT: vslidedown.vx v0, v0, a2
; RV32-NEXT: lui a2, 349525		; RV32-NEXT: lui a2, 349525
; RV32-NEXT: addi a2, a2, 1365		; RV32-NEXT: addi a2, a2, 1365
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 44(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 40(sp)
; RV32-NEXT: lui a2, 209715		; RV32-NEXT: lui a2, 209715
; RV32-NEXT: addi a2, a2, 819		; RV32-NEXT: addi a2, a2, 819
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 36(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 32(sp)
; RV32-NEXT: lui a2, 61681		; RV32-NEXT: lui a2, 61681
; RV32-NEXT: addi a2, a2, -241		; RV32-NEXT: addi a2, a2, -241
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 28(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 24(sp)
; RV32-NEXT: lui a2, 4112		; RV32-NEXT: lui a2, 4112
; RV32-NEXT: addi a2, a2, 257		; RV32-NEXT: addi a2, a2, 257
; RV32-NEXT: sw a2, 12(sp)		; RV32-NEXT: sw a2, 20(sp)
; RV32-NEXT: sw a2, 8(sp)		; RV32-NEXT: sw a2, 16(sp)
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: li a2, 1		; RV32-NEXT: li a2, 1
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v16, a2, v0.t		; RV32-NEXT: vsub.vx v24, v16, a2, v0.t
; RV32-NEXT: vnot.v v16, v16, v0.t		; RV32-NEXT: vnot.v v16, v16, v0.t
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: vand.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a4, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a4, a4, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a4, sp, a4		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a4, a4, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 1, v0.t
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: csrr a4, vlenb
		; RV32-NEXT: slli a4, a4, 5
		; RV32-NEXT: add a4, sp, a4
		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: li a5, 24
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
		; RV32-NEXT: csrr a4, vlenb
		; RV32-NEXT: slli a4, a4, 5
		; RV32-NEXT: add a4, sp, a4
		; RV32-NEXT: addi a4, a4, 48
		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vsub.vv v16, v16, v24, v0.t		; RV32-NEXT: vsub.vv v16, v16, v24, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a5, a5, 5
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 5		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v16, v16, v24, v0.t		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vsrl.vi v24, v24, 2, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 5
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vsrl.vi v16, v16, 2, v0.t
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: li a6, 24
; RV32-NEXT: mul a5, a5, a6
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: slli a5, a5, 5
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vl8r.v v16, (a5) # Unknown-size Folded Reload
; RV32-NEXT: csrr a5, vlenb
; RV32-NEXT: li a6, 24
; RV32-NEXT: mul a5, a5, a6
; RV32-NEXT: add a5, sp, a5
; RV32-NEXT: addi a5, a5, 16
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 3		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vl8r.v v24, (a5) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v24, (a4) # Unknown-size Folded Reload
; RV32-NEXT: vadd.vv v16, v24, v16, v0.t		; RV32-NEXT: vadd.vv v16, v24, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t		; RV32-NEXT: vsrl.vi v24, v16, 4, v0.t
; RV32-NEXT: vadd.vv v24, v16, v24, v0.t		; RV32-NEXT: vadd.vv v24, v16, v24, v0.t
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vs8r.v v16, (a5) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v16, v0.t		; RV32-NEXT: vand.vv v24, v24, v16, v0.t
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v16, v24, v16, v0.t		; RV32-NEXT: vmul.vv v16, v24, v16, v0.t
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t		; RV32-NEXT: vsrl.vx v16, v16, a3, v0.t
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB94_2		; RV32-NEXT: bltu a0, a1, .LBB94_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB94_2:		; RV32-NEXT: .LBB94_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vmv1r.v v0, v1		; RV32-NEXT: vmv1r.v v0, v1
; RV32-NEXT: vsub.vx v16, v8, a2, v0.t		; RV32-NEXT: vsub.vx v16, v8, a2, v0.t
; RV32-NEXT: vnot.v v8, v8, v0.t		; RV32-NEXT: vnot.v v8, v8, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t		; RV32-NEXT: vsrl.vi v24, v8, 1, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: li a1, 24
		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v16, v24, v16, v0.t		; RV32-NEXT: vand.vv v16, v24, v16, v0.t
; RV32-NEXT: vsub.vv v8, v8, v16, v0.t		; RV32-NEXT: vsub.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v8, v16, v0.t		; RV32-NEXT: vand.vv v24, v8, v16, v0.t
; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t		; RV32-NEXT: vsrl.vi v8, v8, 2, v0.t
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: vadd.vv v8, v24, v8, v0.t		; RV32-NEXT: vadd.vv v8, v24, v8, v0.t
; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t		; RV32-NEXT: vsrl.vi v16, v8, 4, v0.t
; RV32-NEXT: vadd.vv v8, v8, v16, v0.t		; RV32-NEXT: vadd.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16, v0.t		; RV32-NEXT: vand.vv v8, v8, v16, v0.t
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16, v0.t		; RV32-NEXT: vmul.vv v8, v8, v16, v0.t
; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t		; RV32-NEXT: vsrl.vx v8, v8, a3, v0.t
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 40		; RV32-NEXT: li a1, 40
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i64:		; RV64-LABEL: vp_cttz_zero_undef_nxv16i64:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: addi sp, sp, -16		; RV64-NEXT: addi sp, sp, -16
; RV64-NEXT: .cfi_def_cfa_offset 16		; RV64-NEXT: .cfi_def_cfa_offset 16
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: slli a1, a1, 4		; RV64-NEXT: slli a1, a1, 4
▲ Show 20 Lines • Show All 84 Lines • ▼ Show 20 Lines
; RV64-NEXT: ret		; RV64-NEXT: ret
%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)		%v = call <vscale x 16 x i64> @llvm.vp.cttz.nxv16i64(<vscale x 16 x i64> %va, i1 true, <vscale x 16 x i1> %m, i32 %evl)
ret <vscale x 16 x i64> %v		ret <vscale x 16 x i64> %v
}		}

define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {		define <vscale x 16 x i64> @vp_cttz_zero_undef_nxv16i64_unmasked(<vscale x 16 x i64> %va, i32 zeroext %evl) {
; RV32-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:		; RV32-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:
; RV32: # %bb.0:		; RV32: # %bb.0:
; RV32-NEXT: addi sp, sp, -16		; RV32-NEXT: addi sp, sp, -48
; RV32-NEXT: .cfi_def_cfa_offset 16		; RV32-NEXT: .cfi_def_cfa_offset 48
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: slli a1, a1, 5		; RV32-NEXT: slli a1, a1, 5
; RV32-NEXT: sub sp, sp, a1		; RV32-NEXT: sub sp, sp, a1
; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x10, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 16 + 32 * vlenb		; RV32-NEXT: .cfi_escape 0x0f, 0x0d, 0x72, 0x00, 0x11, 0x30, 0x22, 0x11, 0x20, 0x92, 0xa2, 0x38, 0x00, 0x1e, 0x22 # sp + 48 + 32 * vlenb
; RV32-NEXT: lui a1, 349525		; RV32-NEXT: lui a1, 349525
; RV32-NEXT: addi a1, a1, 1365		; RV32-NEXT: addi a1, a1, 1365
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 44(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 40(sp)
; RV32-NEXT: lui a1, 209715		; RV32-NEXT: lui a1, 209715
; RV32-NEXT: addi a1, a1, 819		; RV32-NEXT: addi a1, a1, 819
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 36(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 32(sp)
; RV32-NEXT: lui a1, 61681		; RV32-NEXT: lui a1, 61681
; RV32-NEXT: addi a1, a1, -241		; RV32-NEXT: addi a1, a1, -241
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 28(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 24(sp)
; RV32-NEXT: lui a1, 4112		; RV32-NEXT: lui a1, 4112
; RV32-NEXT: addi a1, a1, 257		; RV32-NEXT: addi a1, a1, 257
; RV32-NEXT: sw a1, 12(sp)		; RV32-NEXT: sw a1, 20(sp)
; RV32-NEXT: sw a1, 8(sp)		; RV32-NEXT: sw a1, 16(sp)
; RV32-NEXT: csrr a1, vlenb		; RV32-NEXT: csrr a1, vlenb
; RV32-NEXT: sub a2, a0, a1		; RV32-NEXT: sub a2, a0, a1
; RV32-NEXT: sltu a3, a0, a2		; RV32-NEXT: sltu a3, a0, a2
; RV32-NEXT: addi a3, a3, -1		; RV32-NEXT: addi a3, a3, -1
; RV32-NEXT: and a3, a3, a2		; RV32-NEXT: and a3, a3, a2
; RV32-NEXT: li a2, 1		; RV32-NEXT: li a2, 1
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v16, a2		; RV32-NEXT: vsub.vx v24, v16, a2
; RV32-NEXT: vnot.v v16, v16		; RV32-NEXT: vnot.v v16, v16
; RV32-NEXT: vand.vv v16, v16, v24		; RV32-NEXT: vand.vv v16, v16, v24
; RV32-NEXT: vsrl.vi v24, v16, 1		; RV32-NEXT: vsrl.vi v24, v16, 1
; RV32-NEXT: addi a4, sp, 8		; RV32-NEXT: addi a4, sp, 40
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: li a6, 24		; RV32-NEXT: li a5, 24
; RV32-NEXT: mul a5, a5, a6		; RV32-NEXT: mul a4, a4, a5
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v0, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v0, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v24, v0		; RV32-NEXT: vand.vv v24, v24, v0
; RV32-NEXT: vsub.vv v16, v16, v24		; RV32-NEXT: vsub.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 32
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v0, (a4), zero		; RV32-NEXT: vlse64.v v0, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: vand.vv v24, v16, v0		; RV32-NEXT: vand.vv v24, v16, v0
; RV32-NEXT: vsrl.vi v16, v16, 2		; RV32-NEXT: vsrl.vi v16, v16, 2
; RV32-NEXT: vand.vv v16, v16, v0		; RV32-NEXT: vand.vv v16, v16, v0
; RV32-NEXT: vadd.vv v16, v24, v16		; RV32-NEXT: vadd.vv v16, v24, v16
; RV32-NEXT: vsrl.vi v24, v16, 4		; RV32-NEXT: vsrl.vi v24, v16, 4
; RV32-NEXT: vadd.vv v16, v16, v24		; RV32-NEXT: vadd.vv v16, v16, v24
		; RV32-NEXT: addi a4, sp, 24
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v24, (a4), zero		; RV32-NEXT: vlse64.v v24, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a5, vlenb		; RV32-NEXT: csrr a4, vlenb
; RV32-NEXT: slli a5, a5, 4		; RV32-NEXT: slli a4, a4, 4
; RV32-NEXT: add a5, sp, a5		; RV32-NEXT: add a4, sp, a4
; RV32-NEXT: addi a5, a5, 16		; RV32-NEXT: addi a4, a4, 48
; RV32-NEXT: vs8r.v v24, (a5) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v24, (a4) # Unknown-size Folded Spill
; RV32-NEXT: vand.vv v24, v16, v24		; RV32-NEXT: vand.vv v24, v16, v24
		; RV32-NEXT: addi a4, sp, 16
; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma		; RV32-NEXT: vsetvli a5, zero, e64, m8, ta, ma
; RV32-NEXT: vlse64.v v16, (a4), zero		; RV32-NEXT: vlse64.v v16, (a4), zero
; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a3, e64, m8, ta, ma
; RV32-NEXT: csrr a3, vlenb		; RV32-NEXT: csrr a3, vlenb
; RV32-NEXT: slli a3, a3, 3		; RV32-NEXT: slli a3, a3, 3
; RV32-NEXT: add a3, sp, a3		; RV32-NEXT: add a3, sp, a3
; RV32-NEXT: addi a3, a3, 16		; RV32-NEXT: addi a3, a3, 48
; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a3) # Unknown-size Folded Spill
; RV32-NEXT: vmul.vv v24, v24, v16		; RV32-NEXT: vmul.vv v24, v24, v16
; RV32-NEXT: li a3, 56		; RV32-NEXT: li a3, 56
; RV32-NEXT: vsrl.vx v16, v24, a3		; RV32-NEXT: vsrl.vx v16, v24, a3
; RV32-NEXT: addi a4, sp, 16		; RV32-NEXT: addi a4, sp, 48
; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill		; RV32-NEXT: vs8r.v v16, (a4) # Unknown-size Folded Spill
; RV32-NEXT: bltu a0, a1, .LBB95_2		; RV32-NEXT: bltu a0, a1, .LBB95_2
; RV32-NEXT: # %bb.1:		; RV32-NEXT: # %bb.1:
; RV32-NEXT: mv a0, a1		; RV32-NEXT: mv a0, a1
; RV32-NEXT: .LBB95_2:		; RV32-NEXT: .LBB95_2:
; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma		; RV32-NEXT: vsetvli zero, a0, e64, m8, ta, ma
; RV32-NEXT: vsub.vx v24, v8, a2		; RV32-NEXT: vsub.vx v24, v8, a2
; RV32-NEXT: vnot.v v8, v8		; RV32-NEXT: vnot.v v8, v8
; RV32-NEXT: vand.vv v8, v8, v24		; RV32-NEXT: vand.vv v8, v8, v24
; RV32-NEXT: vsrl.vi v24, v8, 1		; RV32-NEXT: vsrl.vi v24, v8, 1
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: li a1, 24		; RV32-NEXT: li a1, 24
; RV32-NEXT: mul a0, a0, a1		; RV32-NEXT: mul a0, a0, a1
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v24, v24, v16		; RV32-NEXT: vand.vv v24, v24, v16
; RV32-NEXT: vsub.vv v8, v8, v24		; RV32-NEXT: vsub.vv v8, v8, v24
; RV32-NEXT: vand.vv v24, v8, v0		; RV32-NEXT: vand.vv v24, v8, v0
; RV32-NEXT: vsrl.vi v8, v8, 2		; RV32-NEXT: vsrl.vi v8, v8, 2
; RV32-NEXT: vand.vv v8, v8, v0		; RV32-NEXT: vand.vv v8, v8, v0
; RV32-NEXT: vadd.vv v8, v24, v8		; RV32-NEXT: vadd.vv v8, v24, v8
; RV32-NEXT: vsrl.vi v24, v8, 4		; RV32-NEXT: vsrl.vi v24, v8, 4
; RV32-NEXT: vadd.vv v8, v8, v24		; RV32-NEXT: vadd.vv v8, v8, v24
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 4		; RV32-NEXT: slli a0, a0, 4
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vand.vv v8, v8, v16		; RV32-NEXT: vand.vv v8, v8, v16
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 3		; RV32-NEXT: slli a0, a0, 3
; RV32-NEXT: add a0, sp, a0		; RV32-NEXT: add a0, sp, a0
; RV32-NEXT: addi a0, a0, 16		; RV32-NEXT: addi a0, a0, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: vmul.vv v8, v8, v16		; RV32-NEXT: vmul.vv v8, v8, v16
; RV32-NEXT: vsrl.vx v8, v8, a3		; RV32-NEXT: vsrl.vx v8, v8, a3
; RV32-NEXT: addi a0, sp, 16		; RV32-NEXT: addi a0, sp, 48
; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload		; RV32-NEXT: vl8r.v v16, (a0) # Unknown-size Folded Reload
; RV32-NEXT: csrr a0, vlenb		; RV32-NEXT: csrr a0, vlenb
; RV32-NEXT: slli a0, a0, 5		; RV32-NEXT: slli a0, a0, 5
; RV32-NEXT: add sp, sp, a0		; RV32-NEXT: add sp, sp, a0
; RV32-NEXT: addi sp, sp, 16		; RV32-NEXT: addi sp, sp, 48
; RV32-NEXT: ret		; RV32-NEXT: ret
;		;
; RV64-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:		; RV64-LABEL: vp_cttz_zero_undef_nxv16i64_unmasked:
; RV64: # %bb.0:		; RV64: # %bb.0:
; RV64-NEXT: csrr a1, vlenb		; RV64-NEXT: csrr a1, vlenb
; RV64-NEXT: sub a2, a0, a1		; RV64-NEXT: sub a2, a0, a1
; RV64-NEXT: sltu a3, a0, a2		; RV64-NEXT: sltu a3, a0, a2
; RV64-NEXT: addi a3, a3, -1		; RV64-NEXT: addi a3, a3, -1
▲ Show 20 Lines • Show All 61 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/splat-vector-split-i64-vl-sdnode.ll

This file was added.

				; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
				; RUN: llc -mtriple=riscv32 -mattr=+v -verify-machineinstrs < %s \| FileCheck %s --check-prefixes=CHECK

				declare <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64>)

				define i32 @splat_vector_split_i64() {
				; CHECK-LABEL: splat_vector_split_i64:
				; CHECK: # %bb.0:
				; CHECK-NEXT: addi sp, sp, -32
				; CHECK-NEXT: .cfi_def_cfa_offset 32
				; CHECK-NEXT: li a0, 3
				; CHECK-NEXT: vsetvli a1, zero, e64, m2, ta, ma
				; CHECK-NEXT: vmv.s.x v10, a0
				; CHECK-NEXT: vmv.v.i v8, 0
				; CHECK-NEXT: vsetivli zero, 4, e64, m2, tu, ma
				; CHECK-NEXT: vslideup.vi v8, v10, 3
				; CHECK-NEXT: sw zero, 4(sp)
				; CHECK-NEXT: lui a0, 1044480
				; CHECK-NEXT: sw a0, 0(sp)
				; CHECK-NEXT: lui a0, 61681
				; CHECK-NEXT: addi a0, a0, -241
				; CHECK-NEXT: sw a0, 28(sp)
				; CHECK-NEXT: sw a0, 24(sp)
				; CHECK-NEXT: lui a0, 209715
				; CHECK-NEXT: addi a0, a0, 819
				; CHECK-NEXT: sw a0, 20(sp)
				; CHECK-NEXT: sw a0, 16(sp)
				; CHECK-NEXT: lui a0, 349525
				; CHECK-NEXT: addi a0, a0, 1365
				; CHECK-NEXT: sw a0, 12(sp)
				; CHECK-NEXT: sw a0, 8(sp)
				; CHECK-NEXT: li a0, 56
				; CHECK-NEXT: vsetvli a1, zero, e64, m2, ta, ma
				; CHECK-NEXT: vsrl.vx v10, v8, a0
				; CHECK-NEXT: li a1, 40
				; CHECK-NEXT: vsrl.vx v12, v8, a1
				; CHECK-NEXT: lui a2, 16
				; CHECK-NEXT: addi a2, a2, -256
				; CHECK-NEXT: vand.vx v12, v12, a2
				; CHECK-NEXT: vor.vv v10, v12, v10
				; CHECK-NEXT: vsrl.vi v12, v8, 24
				; CHECK-NEXT: mv a3, sp
				; CHECK-NEXT: vlse64.v v14, (a3), zero
				; CHECK-NEXT: lui a3, 4080
				; CHECK-NEXT: vand.vx v12, v12, a3
				; CHECK-NEXT: vsrl.vi v16, v8, 8
				; CHECK-NEXT: vand.vv v16, v16, v14
				; CHECK-NEXT: vor.vv v12, v16, v12
				; CHECK-NEXT: vor.vv v10, v12, v10
				; CHECK-NEXT: vand.vv v12, v8, v14
				; CHECK-NEXT: vsll.vi v12, v12, 8
				; CHECK-NEXT: vand.vx v14, v8, a3
				; CHECK-NEXT: vsll.vi v14, v14, 24
				; CHECK-NEXT: vor.vv v12, v14, v12
				; CHECK-NEXT: vsll.vx v14, v8, a0
				; CHECK-NEXT: vand.vx v8, v8, a2
				; CHECK-NEXT: vsll.vx v8, v8, a1
				; CHECK-NEXT: vor.vv v8, v14, v8
				; CHECK-NEXT: addi a0, sp, 24
				; CHECK-NEXT: vlse64.v v14, (a0), zero
				; CHECK-NEXT: vor.vv v8, v8, v12
				; CHECK-NEXT: vor.vv v8, v8, v10
				; CHECK-NEXT: vsrl.vi v10, v8, 4
				; CHECK-NEXT: vand.vv v10, v10, v14
				; CHECK-NEXT: vand.vv v8, v8, v14
				; CHECK-NEXT: addi a0, sp, 16
				; CHECK-NEXT: vlse64.v v12, (a0), zero
				; CHECK-NEXT: vsll.vi v8, v8, 4
				; CHECK-NEXT: vor.vv v8, v10, v8
				; CHECK-NEXT: vsrl.vi v10, v8, 2
				; CHECK-NEXT: vand.vv v10, v10, v12
				; CHECK-NEXT: vand.vv v8, v8, v12
				; CHECK-NEXT: addi a0, sp, 8
				; CHECK-NEXT: vlse64.v v12, (a0), zero
				; CHECK-NEXT: vsll.vi v8, v8, 2
				; CHECK-NEXT: vor.vv v8, v10, v8
				; CHECK-NEXT: vsrl.vi v10, v8, 1
				; CHECK-NEXT: vand.vv v10, v10, v12
				; CHECK-NEXT: vand.vv v8, v8, v12
				; CHECK-NEXT: vadd.vv v8, v8, v8
				; CHECK-NEXT: vor.vv v8, v10, v8
				; CHECK-NEXT: vsetivli zero, 1, e64, m2, ta, ma
				; CHECK-NEXT: vslidedown.vi v8, v8, 3
				; CHECK-NEXT: vmv.x.s a0, v8
				; CHECK-NEXT: addi sp, sp, 32
				; CHECK-NEXT: ret
				%1 = insertelement <vscale x 2 x i64> zeroinitializer, i64 3, i64 3
				%2 = tail call <vscale x 2 x i64> @llvm.bitreverse.nxv2i64(<vscale x 2 x i64> %1)
				%3 = extractelement <vscale x 2 x i64> %2, i32 3
				%4 = trunc i64 %3 to i32
				ret i32 %4
				}

llvm/test/CodeGen/RISCV/rvv/stepvector.ll

	Show First 20 Lines • Show All 652 Lines • ▼ Show 20 Lines
	; RV32-NEXT: sw a0, 12(sp)			; RV32-NEXT: sw a0, 12(sp)
	; RV32-NEXT: lui a0, 797989			; RV32-NEXT: lui a0, 797989
	; RV32-NEXT: addi a0, a0, -683			; RV32-NEXT: addi a0, a0, -683
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: csrr a0, vlenb			; RV32-NEXT: csrr a0, vlenb
	; RV32-NEXT: lui a1, 11557			; RV32-NEXT: lui a1, 11557
	; RV32-NEXT: addi a1, a1, -683			; RV32-NEXT: addi a1, a1, -683
	; RV32-NEXT: mul a1, a0, a1			; RV32-NEXT: mul a1, a0, a1
	; RV32-NEXT: sw a1, 8(sp)			; RV32-NEXT: sw a1, 0(sp)
	; RV32-NEXT: srli a0, a0, 3			; RV32-NEXT: srli a0, a0, 3
	; RV32-NEXT: li a1, 62			; RV32-NEXT: li a1, 62
	; RV32-NEXT: mul a1, a0, a1			; RV32-NEXT: mul a1, a0, a1
	; RV32-NEXT: lui a2, 92455			; RV32-NEXT: lui a2, 92455
	; RV32-NEXT: addi a2, a2, -1368			; RV32-NEXT: addi a2, a2, -1368
	; RV32-NEXT: mulhu a0, a0, a2			; RV32-NEXT: mulhu a0, a0, a2
	; RV32-NEXT: add a0, a0, a1			; RV32-NEXT: add a0, a0, a1
	; RV32-NEXT: sw a0, 12(sp)			; RV32-NEXT: sw a0, 4(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vid.v v24			; RV32-NEXT: vid.v v24
	; RV32-NEXT: vmul.vv v8, v24, v8			; RV32-NEXT: vmul.vv v8, v24, v8
	; RV32-NEXT: vadd.vv v16, v8, v16			; RV32-NEXT: vadd.vv v16, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: mul_bigimm_stepvector_nxv16i64:			; RV64-LABEL: mul_bigimm_stepvector_nxv16i64:
	▲ Show 20 Lines • Show All 54 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vadd-sdnode.ll

	Show First 20 Lines • Show All 864 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vadd_xx_nxv8i64:			; RV32-LABEL: vadd_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vadd.vv v8, v8, v16			; RV32-NEXT: vadd.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: vadd_xx_nxv8i64:			; RV64-LABEL: vadd_xx_nxv8i64:
	; RV64: # %bb.0:			; RV64: # %bb.0:
	; RV64-NEXT: add a0, a0, a1			; RV64-NEXT: add a0, a0, a1
	▲ Show 20 Lines • Show All 77 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vand-sdnode.ll

	Show First 20 Lines • Show All 1,355 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vand_xx_nxv8i64:			; RV32-LABEL: vand_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vand.vv v8, v8, v16			; RV32-NEXT: vand.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: vand_xx_nxv8i64:			; RV64-LABEL: vand_xx_nxv8i64:
	; RV64: # %bb.0:			; RV64: # %bb.0:
	; RV64-NEXT: and a0, a0, a1			; RV64-NEXT: and a0, a0, a1
	▲ Show 20 Lines • Show All 53 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vmul-sdnode.ll

	Show First 20 Lines • Show All 926 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vmul_xx_nxv8i64:			; RV32-LABEL: vmul_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vmul.vv v8, v8, v16			; RV32-NEXT: vmul.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64NOM-LABEL: vmul_xx_nxv8i64:			; RV64NOM-LABEL: vmul_xx_nxv8i64:
	; RV64NOM: # %bb.0:			; RV64NOM: # %bb.0:
	; RV64NOM-NEXT: vsetvli a2, zero, e64, m8, ta, ma			; RV64NOM-NEXT: vsetvli a2, zero, e64, m8, ta, ma
	▲ Show 20 Lines • Show All 62 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vor-sdnode.ll

	Show First 20 Lines • Show All 1,148 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vor_xx_nxv8i64:			; RV32-LABEL: vor_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vor.vv v8, v8, v16			; RV32-NEXT: vor.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: vor_xx_nxv8i64:			; RV64-LABEL: vor_xx_nxv8i64:
	; RV64: # %bb.0:			; RV64: # %bb.0:
	; RV64-NEXT: or a0, a0, a1			; RV64-NEXT: or a0, a0, a1
	▲ Show 20 Lines • Show All 47 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vsub-sdnode.ll

	Show First 20 Lines • Show All 842 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vsub_xx_nxv8i64:			; RV32-LABEL: vsub_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vsub.vv v8, v8, v16			; RV32-NEXT: vsub.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: vsub_xx_nxv8i64:			; RV64-LABEL: vsub_xx_nxv8i64:
	; RV64: # %bb.0:			; RV64: # %bb.0:
	; RV64-NEXT: sub a0, a0, a1			; RV64-NEXT: sub a0, a0, a1
	▲ Show 20 Lines • Show All 49 Lines • Show Last 20 Lines

llvm/test/CodeGen/RISCV/rvv/vxor-sdnode.ll

	Show First 20 Lines • Show All 1,355 Lines • ▼ Show 20 Lines
	; RV32-LABEL: vxor_xx_nxv8i64:			; RV32-LABEL: vxor_xx_nxv8i64:
	; RV32: # %bb.0:			; RV32: # %bb.0:
	; RV32-NEXT: addi sp, sp, -16			; RV32-NEXT: addi sp, sp, -16
	; RV32-NEXT: sw a1, 12(sp)			; RV32-NEXT: sw a1, 12(sp)
	; RV32-NEXT: sw a0, 8(sp)			; RV32-NEXT: sw a0, 8(sp)
	; RV32-NEXT: addi a0, sp, 8			; RV32-NEXT: addi a0, sp, 8
	; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma			; RV32-NEXT: vsetvli a1, zero, e64, m8, ta, ma
	; RV32-NEXT: vlse64.v v8, (a0), zero			; RV32-NEXT: vlse64.v v8, (a0), zero
	; RV32-NEXT: sw a3, 12(sp)			; RV32-NEXT: sw a3, 4(sp)
	; RV32-NEXT: sw a2, 8(sp)			; RV32-NEXT: sw a2, 0(sp)
				; RV32-NEXT: mv a0, sp
	; RV32-NEXT: vlse64.v v16, (a0), zero			; RV32-NEXT: vlse64.v v16, (a0), zero
	; RV32-NEXT: vxor.vv v8, v8, v16			; RV32-NEXT: vxor.vv v8, v8, v16
	; RV32-NEXT: addi sp, sp, 16			; RV32-NEXT: addi sp, sp, 16
	; RV32-NEXT: ret			; RV32-NEXT: ret
	;			;
	; RV64-LABEL: vxor_xx_nxv8i64:			; RV64-LABEL: vxor_xx_nxv8i64:
	; RV64: # %bb.0:			; RV64: # %bb.0:
	; RV64-NEXT: xor a0, a0, a1			; RV64-NEXT: xor a0, a0, a1
	▲ Show 20 Lines • Show All 47 Lines • Show Last 20 Lines

This is an archive of the discontinued LLVM Phabricator instance.

[RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL nodeClosedPublic

Details

Diff Detail

Event Timeline

Revision Contents

Diff 534498

llvm/lib/Target/RISCV/RISCVISelDAGToDAG.cpp

llvm/test/CodeGen/RISCV/rvv/bitreverse-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/bitreverse-vp.ll

llvm/test/CodeGen/RISCV/rvv/ctlz-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/ctlz-vp.ll

llvm/test/CodeGen/RISCV/rvv/ctpop-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/ctpop-vp.ll

llvm/test/CodeGen/RISCV/rvv/cttz-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/cttz-vp.ll

llvm/test/CodeGen/RISCV/rvv/splat-vector-split-i64-vl-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/stepvector.ll

llvm/test/CodeGen/RISCV/rvv/vadd-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/vand-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/vmul-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/vor-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/vsub-sdnode.ll

llvm/test/CodeGen/RISCV/rvv/vxor-sdnode.ll

[RISCV] Use temporary stack in expanding SPLAT_VECTOR_SPLIT_I64_VL node
ClosedPublic