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Differential D76371

[AMDGPU] Enable divergence driven ISel for ADD/SUB i64
ClosedPublic

Authored by alex-t on Mar 18 2020, 10:09 AM.

Details

Reviewers
arsenm
vpykhtin
rampitec
Commits
rG6e34e71869ab: [AMDGPU] Enable divergence driven ISel for ADD/SUB i64
Summary

Currently we custom select add/sub with carry out to scalar form relying on later replacing them to vector form if necessary.
This change enables custom selection code to take the divergence of adde/addc SDNodes into account and select the appropriate form in one step.

Diff Detail

Event Timeline

alex-t created this revision.Mar 18 2020, 10:09 AM
Herald added subscribers: kerbowa, hiraditya, t-tye and 7 others. · View Herald TranscriptMar 18 2020, 10:09 AM
arsenm added inline comments.Mar 18 2020, 10:22 AM
llvm/lib/Target/AMDGPU/AMDGPUISelDAGToDAG.cpp
1020–1027

static const

alex-t updated this revision to Diff 251427.Mar 19 2020, 11:37 AM

static const

alex-t marked an inline comment as done.Mar 19 2020, 11:38 AM
arsenm accepted this revision.Mar 19 2020, 12:07 PM
This revision is now accepted and ready to land.Mar 19 2020, 12:07 PM
vpykhtin accepted this revision.Mar 20 2020, 1:02 AM

LGTM.

Closed by commit rG6e34e71869ab: [AMDGPU] Enable divergence driven ISel for ADD/SUB i64 (authored by alex-t). · Explain WhyMar 20 2020, 7:33 AM
This revision was automatically updated to reflect the committed changes.
Herald added a project: Restricted Project. · View Herald TranscriptMar 20 2020, 7:33 AM
Herald added a subscriber: llvm-commits. · View Herald Transcript

Revision Contents

PathSize
llvm/
lib/
Target/
AMDGPU/
10 lines
test/
CodeGen/
AMDGPU/
36 lines
14 lines
14 lines
12 lines
10 lines

Diff 251637

llvm/lib/Target/AMDGPU/AMDGPUISelDAGToDAG.cpp

Show First 20 Lines • Show All 1,011 Lines • ▼ Show 20 Linesvoid AMDGPUDAGToDAGISel::SelectADD_SUB_I64(SDNode *N) {
SDNode *Lo1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG, SDNode *Lo1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
DL, MVT::i32, RHS, Sub0); DL, MVT::i32, RHS, Sub0);
SDNode *Hi1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG, SDNode *Hi1 = CurDAG->getMachineNode(TargetOpcode::EXTRACT_SUBREG,
DL, MVT::i32, RHS, Sub1); DL, MVT::i32, RHS, Sub1);
SDVTList VTList = CurDAG->getVTList(MVT::i32, MVT::Glue); SDVTList VTList = CurDAG->getVTList(MVT::i32, MVT::Glue);
unsigned Opc = IsAdd ? AMDGPU::S_ADD_U32 : AMDGPU::S_SUB_U32; static const unsigned OpcMap[2][2][2] = {
unsigned CarryOpc = IsAdd ? AMDGPU::S_ADDC_U32 : AMDGPU::S_SUBB_U32; {{AMDGPU::S_SUB_U32, AMDGPU::S_ADD_U32},
{AMDGPU::V_SUB_I32_e32, AMDGPU::V_ADD_I32_e32}},
{{AMDGPU::S_SUBB_U32, AMDGPU::S_ADDC_U32},
{AMDGPU::V_SUBB_U32_e32, AMDGPU::V_ADDC_U32_e32}}};
unsigned Opc = OpcMap[0][N->isDivergent()][IsAdd];
unsigned CarryOpc = OpcMap[1][N->isDivergent()][IsAdd];
arsenmUnsubmitted
Done
ReplyInline Actions

static const

arsenm: static const
SDNode *AddLo; SDNode *AddLo;
if (!ConsumeCarry) { if (!ConsumeCarry) {
SDValue Args[] = { SDValue(Lo0, 0), SDValue(Lo1, 0) }; SDValue Args[] = { SDValue(Lo0, 0), SDValue(Lo1, 0) };
AddLo = CurDAG->getMachineNode(Opc, DL, VTList, Args); AddLo = CurDAG->getMachineNode(Opc, DL, VTList, Args);
} else { } else {
SDValue Args[] = { SDValue(Lo0, 0), SDValue(Lo1, 0), N->getOperand(2) }; SDValue Args[] = { SDValue(Lo0, 0), SDValue(Lo1, 0), N->getOperand(2) };
AddLo = CurDAG->getMachineNode(CarryOpc, DL, VTList, Args); AddLo = CurDAG->getMachineNode(CarryOpc, DL, VTList, Args);
▲ Show 20 Lines • Show All 1,867 Lines • Show Last 20 Lines

llvm/test/CodeGen/AMDGPU/bypass-div.ll

Show First 20 Lines • Show All 42 Lines • ▼ Show 20 Lines
; GFX9-NEXT: v_add3_u32 v10, v11, v12, v10 ; GFX9-NEXT: v_add3_u32 v10, v11, v12, v10
; GFX9-NEXT: v_mul_lo_u32 v12, v6, v10 ; GFX9-NEXT: v_mul_lo_u32 v12, v6, v10
; GFX9-NEXT: v_mul_hi_u32 v14, v6, v13 ; GFX9-NEXT: v_mul_hi_u32 v14, v6, v13
; GFX9-NEXT: v_mul_hi_u32 v11, v6, v10 ; GFX9-NEXT: v_mul_hi_u32 v11, v6, v10
; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v14, v12 ; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v14, v12
; GFX9-NEXT: v_mul_lo_u32 v14, v7, v13 ; GFX9-NEXT: v_mul_lo_u32 v14, v7, v13
; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v11, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v11, vcc
; GFX9-NEXT: v_mul_hi_u32 v13, v7, v13 ; GFX9-NEXT: v_mul_hi_u32 v13, v7, v13
; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v14, v12 ; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v12, v14
; GFX9-NEXT: v_mul_hi_u32 v12, v7, v10 ; GFX9-NEXT: v_mul_hi_u32 v12, v7, v10
; GFX9-NEXT: v_mul_lo_u32 v10, v7, v10 ; GFX9-NEXT: v_mul_lo_u32 v10, v7, v10
; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v11, v13, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v11, v13, vcc
; GFX9-NEXT: v_addc_co_u32_e32 v12, vcc, v12, v15, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v12, vcc, v12, v15, vcc
; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10 ; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10
; GFX9-NEXT: v_add_co_u32_e64 v6, s[4:5], v6, v10 ; GFX9-NEXT: v_add_co_u32_e64 v6, s[4:5], v6, v10
; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v12, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v12, vcc
; GFX9-NEXT: v_addc_co_u32_e64 v10, vcc, v7, v11, s[4:5] ; GFX9-NEXT: v_addc_co_u32_e64 v10, vcc, v7, v11, s[4:5]
; GFX9-NEXT: v_mul_lo_u32 v12, v8, v10 ; GFX9-NEXT: v_mul_lo_u32 v12, v8, v10
; GFX9-NEXT: v_mul_hi_u32 v13, v8, v6 ; GFX9-NEXT: v_mul_hi_u32 v13, v8, v6
; GFX9-NEXT: v_mul_lo_u32 v9, v9, v6 ; GFX9-NEXT: v_mul_lo_u32 v9, v9, v6
; GFX9-NEXT: v_mul_lo_u32 v8, v8, v6 ; GFX9-NEXT: v_mul_lo_u32 v8, v8, v6
; GFX9-NEXT: v_add_u32_e32 v7, v7, v11 ; GFX9-NEXT: v_add_u32_e32 v7, v7, v11
; GFX9-NEXT: v_add3_u32 v9, v13, v12, v9 ; GFX9-NEXT: v_add3_u32 v9, v13, v12, v9
; GFX9-NEXT: v_mul_lo_u32 v12, v6, v9 ; GFX9-NEXT: v_mul_lo_u32 v12, v6, v9
; GFX9-NEXT: v_mul_hi_u32 v13, v6, v8 ; GFX9-NEXT: v_mul_hi_u32 v13, v6, v8
; GFX9-NEXT: v_mul_hi_u32 v14, v6, v9 ; GFX9-NEXT: v_mul_hi_u32 v14, v6, v9
; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v13, v12 ; GFX9-NEXT: v_add_co_u32_e32 v12, vcc, v13, v12
; GFX9-NEXT: v_mul_hi_u32 v13, v10, v8 ; GFX9-NEXT: v_mul_hi_u32 v13, v10, v8
; GFX9-NEXT: v_mul_lo_u32 v8, v10, v8 ; GFX9-NEXT: v_mul_lo_u32 v8, v10, v8
; GFX9-NEXT: v_addc_co_u32_e32 v14, vcc, v16, v14, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v14, vcc, v16, v14, vcc
; GFX9-NEXT: v_add_co_u32_e32 v8, vcc, v8, v12 ; GFX9-NEXT: v_add_co_u32_e32 v8, vcc, v12, v8
; GFX9-NEXT: v_mul_hi_u32 v8, v10, v9 ; GFX9-NEXT: v_mul_hi_u32 v8, v10, v9
; GFX9-NEXT: v_mul_lo_u32 v9, v10, v9 ; GFX9-NEXT: v_mul_lo_u32 v9, v10, v9
; GFX9-NEXT: v_addc_co_u32_e32 v12, vcc, v14, v13, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v12, vcc, v14, v13, vcc
; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v8, v15, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v8, v15, vcc
; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v12, v9 ; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v12, v9
; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v16, v8, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v16, v8, vcc
; GFX9-NEXT: v_addc_co_u32_e64 v7, vcc, v7, v8, s[4:5] ; GFX9-NEXT: v_addc_co_u32_e64 v7, vcc, v7, v8, s[4:5]
; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v9 ; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v9
; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, 0, v7, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, 0, v7, vcc
; GFX9-NEXT: v_ashrrev_i32_e32 v8, 31, v1 ; GFX9-NEXT: v_ashrrev_i32_e32 v8, 31, v1
; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v0, v8 ; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v0, v8
; GFX9-NEXT: v_xor_b32_e32 v9, v9, v8 ; GFX9-NEXT: v_xor_b32_e32 v9, v9, v8
; GFX9-NEXT: v_mul_lo_u32 v10, v9, v7 ; GFX9-NEXT: v_mul_lo_u32 v10, v9, v7
; GFX9-NEXT: v_mul_hi_u32 v11, v9, v6 ; GFX9-NEXT: v_mul_hi_u32 v11, v9, v6
; GFX9-NEXT: v_mul_hi_u32 v12, v9, v7 ; GFX9-NEXT: v_mul_hi_u32 v12, v9, v7
; GFX9-NEXT: v_addc_co_u32_e32 v1, vcc, v1, v8, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v1, vcc, v1, v8, vcc
; GFX9-NEXT: v_xor_b32_e32 v1, v1, v8 ; GFX9-NEXT: v_xor_b32_e32 v1, v1, v8
; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10 ; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10
; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v12, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v11, vcc, v16, v12, vcc
; GFX9-NEXT: v_mul_lo_u32 v12, v1, v6 ; GFX9-NEXT: v_mul_lo_u32 v12, v1, v6
; GFX9-NEXT: v_mul_hi_u32 v6, v1, v6 ; GFX9-NEXT: v_mul_hi_u32 v6, v1, v6
; GFX9-NEXT: v_mul_hi_u32 v13, v1, v7 ; GFX9-NEXT: v_mul_hi_u32 v13, v1, v7
; GFX9-NEXT: v_mul_lo_u32 v7, v1, v7 ; GFX9-NEXT: v_mul_lo_u32 v7, v1, v7
; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v12, v10 ; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v10, v12
; GFX9-NEXT: v_addc_co_u32_e32 v6, vcc, v11, v6, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v6, vcc, v11, v6, vcc
; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v13, v15, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v13, v15, vcc
; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v7 ; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v7
; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, v16, v10, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, v16, v10, vcc
; GFX9-NEXT: v_mul_lo_u32 v10, v5, v6 ; GFX9-NEXT: v_mul_lo_u32 v10, v5, v6
; GFX9-NEXT: v_mul_lo_u32 v11, v4, v7 ; GFX9-NEXT: v_mul_lo_u32 v11, v4, v7
; GFX9-NEXT: v_mul_hi_u32 v12, v4, v6 ; GFX9-NEXT: v_mul_hi_u32 v12, v4, v6
; GFX9-NEXT: v_mul_lo_u32 v13, v4, v6 ; GFX9-NEXT: v_mul_lo_u32 v13, v4, v6
▲ Show 20 Lines • Show All 104 Lines • ▼ Show 20 Lines
; GFX9-NEXT: v_mul_lo_u32 v10, v4, v8 ; GFX9-NEXT: v_mul_lo_u32 v10, v4, v8
; GFX9-NEXT: v_mul_hi_u32 v14, v4, v8 ; GFX9-NEXT: v_mul_hi_u32 v14, v4, v8
; GFX9-NEXT: v_mul_hi_u32 v15, v5, v8 ; GFX9-NEXT: v_mul_hi_u32 v15, v5, v8
; GFX9-NEXT: v_mul_lo_u32 v8, v5, v8 ; GFX9-NEXT: v_mul_lo_u32 v8, v5, v8
; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v9, v10 ; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v9, v10
; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v13, v14, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v13, v14, vcc
; GFX9-NEXT: v_mul_lo_u32 v14, v5, v11 ; GFX9-NEXT: v_mul_lo_u32 v14, v5, v11
; GFX9-NEXT: v_mul_hi_u32 v11, v5, v11 ; GFX9-NEXT: v_mul_hi_u32 v11, v5, v11
; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v14, v9 ; GFX9-NEXT: v_add_co_u32_e32 v9, vcc, v9, v14
; GFX9-NEXT: v_addc_co_u32_e32 v9, vcc, v10, v11, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v9, vcc, v10, v11, vcc
; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v15, v12, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v10, vcc, v15, v12, vcc
; GFX9-NEXT: v_add_co_u32_e32 v8, vcc, v9, v8 ; GFX9-NEXT: v_add_co_u32_e32 v8, vcc, v9, v8
; GFX9-NEXT: v_add_co_u32_e64 v4, s[4:5], v4, v8 ; GFX9-NEXT: v_add_co_u32_e64 v4, s[4:5], v4, v8
; GFX9-NEXT: v_addc_co_u32_e32 v9, vcc, v13, v10, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v9, vcc, v13, v10, vcc
; GFX9-NEXT: v_addc_co_u32_e64 v8, vcc, v5, v9, s[4:5] ; GFX9-NEXT: v_addc_co_u32_e64 v8, vcc, v5, v9, s[4:5]
; GFX9-NEXT: v_mul_lo_u32 v10, v6, v8 ; GFX9-NEXT: v_mul_lo_u32 v10, v6, v8
; GFX9-NEXT: v_mul_hi_u32 v11, v6, v4 ; GFX9-NEXT: v_mul_hi_u32 v11, v6, v4
; GFX9-NEXT: v_mul_lo_u32 v7, v7, v4 ; GFX9-NEXT: v_mul_lo_u32 v7, v7, v4
; GFX9-NEXT: v_mul_lo_u32 v6, v6, v4 ; GFX9-NEXT: v_mul_lo_u32 v6, v6, v4
; GFX9-NEXT: v_add_u32_e32 v5, v5, v9 ; GFX9-NEXT: v_add_u32_e32 v5, v5, v9
; GFX9-NEXT: v_add3_u32 v7, v11, v10, v7 ; GFX9-NEXT: v_add3_u32 v7, v11, v10, v7
; GFX9-NEXT: v_mul_lo_u32 v10, v4, v7 ; GFX9-NEXT: v_mul_lo_u32 v10, v4, v7
; GFX9-NEXT: v_mul_hi_u32 v11, v4, v6 ; GFX9-NEXT: v_mul_hi_u32 v11, v4, v6
; GFX9-NEXT: v_mul_hi_u32 v15, v4, v7 ; GFX9-NEXT: v_mul_hi_u32 v15, v4, v7
; GFX9-NEXT: v_mul_hi_u32 v14, v8, v7 ; GFX9-NEXT: v_mul_hi_u32 v14, v8, v7
; GFX9-NEXT: v_mul_lo_u32 v7, v8, v7 ; GFX9-NEXT: v_mul_lo_u32 v7, v8, v7
; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10 ; GFX9-NEXT: v_add_co_u32_e32 v10, vcc, v11, v10
; GFX9-NEXT: v_mul_hi_u32 v11, v8, v6 ; GFX9-NEXT: v_mul_hi_u32 v11, v8, v6
; GFX9-NEXT: v_mul_lo_u32 v6, v8, v6 ; GFX9-NEXT: v_mul_lo_u32 v6, v8, v6
; GFX9-NEXT: v_addc_co_u32_e32 v15, vcc, v13, v15, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v15, vcc, v13, v15, vcc
; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v10 ; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v10, v6
; GFX9-NEXT: v_addc_co_u32_e32 v6, vcc, v15, v11, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v6, vcc, v15, v11, vcc
; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v14, v12, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v8, vcc, v14, v12, vcc
; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v7 ; GFX9-NEXT: v_add_co_u32_e32 v6, vcc, v6, v7
; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, v13, v8, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v7, vcc, v13, v8, vcc
; GFX9-NEXT: v_addc_co_u32_e64 v5, vcc, v5, v7, s[4:5] ; GFX9-NEXT: v_addc_co_u32_e64 v5, vcc, v5, v7, s[4:5]
; GFX9-NEXT: v_add_co_u32_e32 v4, vcc, v4, v6 ; GFX9-NEXT: v_add_co_u32_e32 v4, vcc, v4, v6
; GFX9-NEXT: v_addc_co_u32_e32 v5, vcc, 0, v5, vcc ; GFX9-NEXT: v_addc_co_u32_e32 v5, vcc, 0, v5, vcc
; GFX9-NEXT: v_mul_lo_u32 v6, v0, v5 ; GFX9-NEXT: v_mul_lo_u32 v6, v0, v5
; GFX9-NEXT: v_mul_hi_u32 v7, v0, v4 ; GFX9-NEXT: v_mul_hi_u32 v7, v0, v4
; GFX9-NEXT: v_mul_hi_u32 v8, v0, v5 ; GFX9-NEXT: v_mul_hi_u32 v8, v0, v5
; GFX9-NEXT: v_mul_hi_u32 v9, v1, v5 ; GFX9-NEXT: v_mul_hi_u32 v9, v1, v5
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