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Differential D56869

[CodeGen][X86] Expand UADDSAT to NOT+UMIN+ADD
ClosedPublic

Authored by nikic on Jan 17 2019, 11:33 AM.

Details

Reviewers
RKSimon
spatel
Commits
rG8e1a464e6ad8: [CodeGen][X86] Expand UADDSAT to NOT+UMIN+ADD
rL352409: [CodeGen][X86] Expand UADDSAT to NOT+UMIN+ADD
Summary

Followup to D56636, this time handling the UADDSAT case by expanding uadd.sat(a, b) to umin(a, ~b) + b.

For the cost model I'm assuming the vector not (pcmpeq idiom + pxor) has a cost of 1, not sure if that's alright.

Diff Detail

Repository
rL LLVM

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nikic created this revision.Jan 17 2019, 11:33 AM
Herald added a subscriber: llvm-commits. · View Herald TranscriptJan 17 2019, 11:33 AM
RKSimon added a comment.Jan 18 2019, 7:07 AM

@nikic Please can you look at D56907 and if you're happy add the UADDSAT equivalent here?

RKSimon added a comment.Jan 24 2019, 7:26 AM

rebase after D56907?

nikic added a comment.Jan 24 2019, 12:44 PM

I'm currently traveling and won't be able to rebase until Monday. Feel free to rebase/commit this before then though.

nikic updated this revision to Diff 183901.Jan 28 2019, 10:17 AM

Rebase

RKSimon accepted this revision.Jan 28 2019, 10:36 AM

LGTM with a couple of minors

lib/Target/X86/X86TargetTransformInfo.cpp
1927 ↗(On Diff #183901)

Move this UADDSAT to be with the others above

1964 ↗(On Diff #183901)

Move this UADDSAT to be with the others above

This revision is now accepted and ready to land.Jan 28 2019, 10:36 AM
Closed by commit rL352409: [CodeGen][X86] Expand UADDSAT to NOT+UMIN+ADD (authored by nikic). · Explain WhyJan 28 2019, 11:20 AM
This revision was automatically updated to reflect the committed changes.

Revision Contents

PathSize
llvm/
trunk/
lib/
CodeGen/
SelectionDAG/
6 lines
Target/
X86/
7 lines
test/
Analysis/
CostModel/
X86/
8 lines
CodeGen/
X86/
43 lines
2431 lines

Diff 183918

llvm/trunk/lib/CodeGen/SelectionDAG/TargetLowering.cpp

Show First 20 Lines • Show All 5,281 Lines • ▼ Show 20 LinesSDValue TargetLowering::expandAddSubSat(SDNode *Node, SelectionDAG &DAG) const {
SDLoc dl(Node); SDLoc dl(Node);
// usub.sat(a, b) -> umax(a, b) - b // usub.sat(a, b) -> umax(a, b) - b
if (Opcode == ISD::USUBSAT && isOperationLegalOrCustom(ISD::UMAX, VT)) { if (Opcode == ISD::USUBSAT && isOperationLegalOrCustom(ISD::UMAX, VT)) {
SDValue Max = DAG.getNode(ISD::UMAX, dl, VT, LHS, RHS); SDValue Max = DAG.getNode(ISD::UMAX, dl, VT, LHS, RHS);
return DAG.getNode(ISD::SUB, dl, VT, Max, RHS); return DAG.getNode(ISD::SUB, dl, VT, Max, RHS);
} }
if (Opcode == ISD::UADDSAT && isOperationLegalOrCustom(ISD::UMIN, VT)) {
SDValue InvRHS = DAG.getNOT(dl, RHS, VT);
SDValue Min = DAG.getNode(ISD::UMIN, dl, VT, LHS, InvRHS);
return DAG.getNode(ISD::ADD, dl, VT, Min, RHS);
}
if (VT.isVector()) { if (VT.isVector()) {
// TODO: Consider not scalarizing here. // TODO: Consider not scalarizing here.
return SDValue(); return SDValue();
} }
unsigned OverflowOp; unsigned OverflowOp;
switch (Opcode) { switch (Opcode) {
case ISD::SADDSAT: case ISD::SADDSAT:
▲ Show 20 Lines • Show All 108 Lines • Show Last 20 Lines

llvm/trunk/lib/Target/X86/X86TargetTransformInfo.cpp

Show First 20 Lines • Show All 1,870 Lines • ▼ Show 20 Lines static const CostTblEntry AVX512CostTbl[] = {
{ ISD::CTPOP, MVT::v8i64, 16 }, { ISD::CTPOP, MVT::v8i64, 16 },
{ ISD::CTPOP, MVT::v16i32, 24 }, { ISD::CTPOP, MVT::v16i32, 24 },
{ ISD::CTTZ, MVT::v8i64, 20 }, { ISD::CTTZ, MVT::v8i64, 20 },
{ ISD::CTTZ, MVT::v16i32, 28 }, { ISD::CTTZ, MVT::v16i32, 28 },
{ ISD::USUBSAT, MVT::v16i32, 2 }, // pmaxud + psubd { ISD::USUBSAT, MVT::v16i32, 2 }, // pmaxud + psubd
{ ISD::USUBSAT, MVT::v2i64, 2 }, // pmaxuq + psubq { ISD::USUBSAT, MVT::v2i64, 2 }, // pmaxuq + psubq
{ ISD::USUBSAT, MVT::v4i64, 2 }, // pmaxuq + psubq { ISD::USUBSAT, MVT::v4i64, 2 }, // pmaxuq + psubq
{ ISD::USUBSAT, MVT::v8i64, 2 }, // pmaxuq + psubq { ISD::USUBSAT, MVT::v8i64, 2 }, // pmaxuq + psubq
{ ISD::UADDSAT, MVT::v16i32, 3 }, // not + pminud + paddd
{ ISD::UADDSAT, MVT::v2i64, 3 }, // not + pminuq + paddq
{ ISD::UADDSAT, MVT::v4i64, 3 }, // not + pminuq + paddq
{ ISD::UADDSAT, MVT::v8i64, 3 }, // not + pminuq + paddq
}; };
static const CostTblEntry XOPCostTbl[] = { static const CostTblEntry XOPCostTbl[] = {
{ ISD::BITREVERSE, MVT::v4i64, 4 }, { ISD::BITREVERSE, MVT::v4i64, 4 },
{ ISD::BITREVERSE, MVT::v8i32, 4 }, { ISD::BITREVERSE, MVT::v8i32, 4 },
{ ISD::BITREVERSE, MVT::v16i16, 4 }, { ISD::BITREVERSE, MVT::v16i16, 4 },
{ ISD::BITREVERSE, MVT::v32i8, 4 }, { ISD::BITREVERSE, MVT::v32i8, 4 },
{ ISD::BITREVERSE, MVT::v2i64, 1 }, { ISD::BITREVERSE, MVT::v2i64, 1 },
{ ISD::BITREVERSE, MVT::v4i32, 1 }, { ISD::BITREVERSE, MVT::v4i32, 1 },
Show All 25 Lines static const CostTblEntry AVX2CostTbl[] = {
{ ISD::CTTZ, MVT::v16i16, 12 }, { ISD::CTTZ, MVT::v16i16, 12 },
{ ISD::CTTZ, MVT::v32i8, 9 }, { ISD::CTTZ, MVT::v32i8, 9 },
{ ISD::SADDSAT, MVT::v16i16, 1 }, { ISD::SADDSAT, MVT::v16i16, 1 },
{ ISD::SADDSAT, MVT::v32i8, 1 }, { ISD::SADDSAT, MVT::v32i8, 1 },
{ ISD::SSUBSAT, MVT::v16i16, 1 }, { ISD::SSUBSAT, MVT::v16i16, 1 },
{ ISD::SSUBSAT, MVT::v32i8, 1 }, { ISD::SSUBSAT, MVT::v32i8, 1 },
{ ISD::UADDSAT, MVT::v16i16, 1 }, { ISD::UADDSAT, MVT::v16i16, 1 },
{ ISD::UADDSAT, MVT::v32i8, 1 }, { ISD::UADDSAT, MVT::v32i8, 1 },
{ ISD::UADDSAT, MVT::v8i32, 3 }, // not + pminud + paddd
{ ISD::USUBSAT, MVT::v16i16, 1 }, { ISD::USUBSAT, MVT::v16i16, 1 },
{ ISD::USUBSAT, MVT::v32i8, 1 }, { ISD::USUBSAT, MVT::v32i8, 1 },
{ ISD::USUBSAT, MVT::v8i32, 2 }, // pmaxud + psubd { ISD::USUBSAT, MVT::v8i32, 2 }, // pmaxud + psubd
{ ISD::FSQRT, MVT::f32, 7 }, // Haswell from http://www.agner.org/ { ISD::FSQRT, MVT::f32, 7 }, // Haswell from http://www.agner.org/
{ ISD::FSQRT, MVT::v4f32, 7 }, // Haswell from http://www.agner.org/ { ISD::FSQRT, MVT::v4f32, 7 }, // Haswell from http://www.agner.org/
{ ISD::FSQRT, MVT::v8f32, 14 }, // Haswell from http://www.agner.org/ { ISD::FSQRT, MVT::v8f32, 14 }, // Haswell from http://www.agner.org/
{ ISD::FSQRT, MVT::f64, 14 }, // Haswell from http://www.agner.org/ { ISD::FSQRT, MVT::f64, 14 }, // Haswell from http://www.agner.org/
{ ISD::FSQRT, MVT::v2f64, 14 }, // Haswell from http://www.agner.org/ { ISD::FSQRT, MVT::v2f64, 14 }, // Haswell from http://www.agner.org/
Show All 20 Lines static const CostTblEntry AVX1CostTbl[] = {
{ ISD::CTTZ, MVT::v16i16, 26 }, // 2 x 128-bit Op + extract/insert { ISD::CTTZ, MVT::v16i16, 26 }, // 2 x 128-bit Op + extract/insert
{ ISD::CTTZ, MVT::v32i8, 20 }, // 2 x 128-bit Op + extract/insert { ISD::CTTZ, MVT::v32i8, 20 }, // 2 x 128-bit Op + extract/insert
{ ISD::SADDSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert { ISD::SADDSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::SADDSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert { ISD::SADDSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::SSUBSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert { ISD::SSUBSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::SSUBSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert { ISD::SSUBSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::UADDSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert { ISD::UADDSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::UADDSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert { ISD::UADDSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::UADDSAT, MVT::v8i32, 8 }, // 2 x 128-bit Op + extract/insert
{ ISD::USUBSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert { ISD::USUBSAT, MVT::v16i16, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::USUBSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert { ISD::USUBSAT, MVT::v32i8, 4 }, // 2 x 128-bit Op + extract/insert
{ ISD::USUBSAT, MVT::v8i32, 6 }, // 2 x 128-bit Op + extract/insert { ISD::USUBSAT, MVT::v8i32, 6 }, // 2 x 128-bit Op + extract/insert
{ ISD::FSQRT, MVT::f32, 14 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::f32, 14 }, // SNB from http://www.agner.org/
{ ISD::FSQRT, MVT::v4f32, 14 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::v4f32, 14 }, // SNB from http://www.agner.org/
{ ISD::FSQRT, MVT::v8f32, 28 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::v8f32, 28 }, // SNB from http://www.agner.org/
{ ISD::FSQRT, MVT::f64, 21 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::f64, 21 }, // SNB from http://www.agner.org/
{ ISD::FSQRT, MVT::v2f64, 21 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::v2f64, 21 }, // SNB from http://www.agner.org/
{ ISD::FSQRT, MVT::v4f64, 43 }, // SNB from http://www.agner.org/ { ISD::FSQRT, MVT::v4f64, 43 }, // SNB from http://www.agner.org/
}; };
static const CostTblEntry GLMCostTbl[] = { static const CostTblEntry GLMCostTbl[] = {
{ ISD::FSQRT, MVT::f32, 19 }, // sqrtss { ISD::FSQRT, MVT::f32, 19 }, // sqrtss
{ ISD::FSQRT, MVT::v4f32, 37 }, // sqrtps { ISD::FSQRT, MVT::v4f32, 37 }, // sqrtps
{ ISD::FSQRT, MVT::f64, 34 }, // sqrtsd { ISD::FSQRT, MVT::f64, 34 }, // sqrtsd
{ ISD::FSQRT, MVT::v2f64, 67 }, // sqrtpd { ISD::FSQRT, MVT::v2f64, 67 }, // sqrtpd
}; };
static const CostTblEntry SLMCostTbl[] = { static const CostTblEntry SLMCostTbl[] = {
{ ISD::FSQRT, MVT::f32, 20 }, // sqrtss { ISD::FSQRT, MVT::f32, 20 }, // sqrtss
{ ISD::FSQRT, MVT::v4f32, 40 }, // sqrtps { ISD::FSQRT, MVT::v4f32, 40 }, // sqrtps
{ ISD::FSQRT, MVT::f64, 35 }, // sqrtsd { ISD::FSQRT, MVT::f64, 35 }, // sqrtsd
{ ISD::FSQRT, MVT::v2f64, 70 }, // sqrtpd { ISD::FSQRT, MVT::v2f64, 70 }, // sqrtpd
}; };
static const CostTblEntry SSE42CostTbl[] = { static const CostTblEntry SSE42CostTbl[] = {
{ ISD::USUBSAT, MVT::v4i32, 2 }, // pmaxud + psubd { ISD::USUBSAT, MVT::v4i32, 2 }, // pmaxud + psubd
{ ISD::UADDSAT, MVT::v4i32, 3 }, // not + pminud + paddd
{ ISD::FSQRT, MVT::f32, 18 }, // Nehalem from http://www.agner.org/ { ISD::FSQRT, MVT::f32, 18 }, // Nehalem from http://www.agner.org/
{ ISD::FSQRT, MVT::v4f32, 18 }, // Nehalem from http://www.agner.org/ { ISD::FSQRT, MVT::v4f32, 18 }, // Nehalem from http://www.agner.org/
}; };
static const CostTblEntry SSSE3CostTbl[] = { static const CostTblEntry SSSE3CostTbl[] = {
{ ISD::BITREVERSE, MVT::v2i64, 5 }, { ISD::BITREVERSE, MVT::v2i64, 5 },
{ ISD::BITREVERSE, MVT::v4i32, 5 }, { ISD::BITREVERSE, MVT::v4i32, 5 },
{ ISD::BITREVERSE, MVT::v8i16, 5 }, { ISD::BITREVERSE, MVT::v8i16, 5 },
{ ISD::BITREVERSE, MVT::v16i8, 5 }, { ISD::BITREVERSE, MVT::v16i8, 5 },
▲ Show 20 Lines • Show All 1,395 Lines • Show Last 20 Lines

llvm/trunk/test/Analysis/CostModel/X86/arith-usat.ll

Show First 20 Lines • Show All 74 Lines • ▼ Show 20 Lines
; ;
; AVX1-LABEL: 'add' ; AVX1-LABEL: 'add'
; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I64 = call i64 @llvm.uadd.sat.i64(i64 undef, i64 undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I64 = call i64 @llvm.uadd.sat.i64(i64 undef, i64 undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V2I64 = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> undef, <2 x i64> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V2I64 = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> undef, <2 x i64> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V4I64 = call <4 x i64> @llvm.uadd.sat.v4i64(<4 x i64> undef, <4 x i64> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V4I64 = call <4 x i64> @llvm.uadd.sat.v4i64(<4 x i64> undef, <4 x i64> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V8I64 = call <8 x i64> @llvm.uadd.sat.v8i64(<8 x i64> undef, <8 x i64> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V8I64 = call <8 x i64> @llvm.uadd.sat.v8i64(<8 x i64> undef, <8 x i64> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I32 = call i32 @llvm.uadd.sat.i32(i32 undef, i32 undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I32 = call i32 @llvm.uadd.sat.i32(i32 undef, i32 undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V4I32 = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> undef, <4 x i32> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V4I32 = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> undef, <4 x i32> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V8I32 = call <8 x i32> @llvm.uadd.sat.v8i32(<8 x i32> undef, <8 x i32> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V8I32 = call <8 x i32> @llvm.uadd.sat.v8i32(<8 x i32> undef, <8 x i32> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V16I32 = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> undef, <16 x i32> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 16 for instruction: %V16I32 = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> undef, <16 x i32> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I16 = call i16 @llvm.uadd.sat.i16(i16 undef, i16 undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I16 = call i16 @llvm.uadd.sat.i16(i16 undef, i16 undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V8I16 = call <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> undef, <8 x i16> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V8I16 = call <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> undef, <8 x i16> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V16I16 = call <16 x i16> @llvm.uadd.sat.v16i16(<16 x i16> undef, <16 x i16> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V16I16 = call <16 x i16> @llvm.uadd.sat.v16i16(<16 x i16> undef, <16 x i16> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V32I16 = call <32 x i16> @llvm.uadd.sat.v32i16(<32 x i16> undef, <32 x i16> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V32I16 = call <32 x i16> @llvm.uadd.sat.v32i16(<32 x i16> undef, <32 x i16> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I8 = call i8 @llvm.uadd.sat.i8(i8 undef, i8 undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I8 = call i8 @llvm.uadd.sat.i8(i8 undef, i8 undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V16I8 = call <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> undef, <16 x i8> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V16I8 = call <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> undef, <16 x i8> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V32I8 = call <32 x i8> @llvm.uadd.sat.v32i8(<32 x i8> undef, <32 x i8> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V32I8 = call <32 x i8> @llvm.uadd.sat.v32i8(<32 x i8> undef, <32 x i8> undef)
; AVX1-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V64I8 = call <64 x i8> @llvm.uadd.sat.v64i8(<64 x i8> undef, <64 x i8> undef) ; AVX1-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V64I8 = call <64 x i8> @llvm.uadd.sat.v64i8(<64 x i8> undef, <64 x i8> undef)
▲ Show 20 Lines • Show All 115 Lines • ▼ Show 20 Lines
; ;
; BTVER2-LABEL: 'add' ; BTVER2-LABEL: 'add'
; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I64 = call i64 @llvm.uadd.sat.i64(i64 undef, i64 undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I64 = call i64 @llvm.uadd.sat.i64(i64 undef, i64 undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V2I64 = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> undef, <2 x i64> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V2I64 = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> undef, <2 x i64> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V4I64 = call <4 x i64> @llvm.uadd.sat.v4i64(<4 x i64> undef, <4 x i64> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V4I64 = call <4 x i64> @llvm.uadd.sat.v4i64(<4 x i64> undef, <4 x i64> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V8I64 = call <8 x i64> @llvm.uadd.sat.v8i64(<8 x i64> undef, <8 x i64> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V8I64 = call <8 x i64> @llvm.uadd.sat.v8i64(<8 x i64> undef, <8 x i64> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I32 = call i32 @llvm.uadd.sat.i32(i32 undef, i32 undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I32 = call i32 @llvm.uadd.sat.i32(i32 undef, i32 undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V4I32 = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> undef, <4 x i32> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 3 for instruction: %V4I32 = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> undef, <4 x i32> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 9 for instruction: %V8I32 = call <8 x i32> @llvm.uadd.sat.v8i32(<8 x i32> undef, <8 x i32> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V8I32 = call <8 x i32> @llvm.uadd.sat.v8i32(<8 x i32> undef, <8 x i32> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 18 for instruction: %V16I32 = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> undef, <16 x i32> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 16 for instruction: %V16I32 = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> undef, <16 x i32> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I16 = call i16 @llvm.uadd.sat.i16(i16 undef, i16 undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I16 = call i16 @llvm.uadd.sat.i16(i16 undef, i16 undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V8I16 = call <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> undef, <8 x i16> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V8I16 = call <8 x i16> @llvm.uadd.sat.v8i16(<8 x i16> undef, <8 x i16> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V16I16 = call <16 x i16> @llvm.uadd.sat.v16i16(<16 x i16> undef, <16 x i16> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V16I16 = call <16 x i16> @llvm.uadd.sat.v16i16(<16 x i16> undef, <16 x i16> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V32I16 = call <32 x i16> @llvm.uadd.sat.v32i16(<32 x i16> undef, <32 x i16> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V32I16 = call <32 x i16> @llvm.uadd.sat.v32i16(<32 x i16> undef, <32 x i16> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I8 = call i8 @llvm.uadd.sat.i8(i8 undef, i8 undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 2 for instruction: %I8 = call i8 @llvm.uadd.sat.i8(i8 undef, i8 undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V16I8 = call <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> undef, <16 x i8> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 1 for instruction: %V16I8 = call <16 x i8> @llvm.uadd.sat.v16i8(<16 x i8> undef, <16 x i8> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V32I8 = call <32 x i8> @llvm.uadd.sat.v32i8(<32 x i8> undef, <32 x i8> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 4 for instruction: %V32I8 = call <32 x i8> @llvm.uadd.sat.v32i8(<32 x i8> undef, <32 x i8> undef)
; BTVER2-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V64I8 = call <64 x i8> @llvm.uadd.sat.v64i8(<64 x i8> undef, <64 x i8> undef) ; BTVER2-NEXT: Cost Model: Found an estimated cost of 8 for instruction: %V64I8 = call <64 x i8> @llvm.uadd.sat.v64i8(<64 x i8> undef, <64 x i8> undef)
▲ Show 20 Lines • Show All 258 Lines • Show Last 20 Lines

llvm/trunk/test/CodeGen/X86/uadd_sat.ll

Show First 20 Lines • Show All 105 Lines • ▼ Show 20 Lines
; X86-NEXT: movl %edi, (%eax) ; X86-NEXT: movl %edi, (%eax)
; X86-NEXT: popl %esi ; X86-NEXT: popl %esi
; X86-NEXT: popl %edi ; X86-NEXT: popl %edi
; X86-NEXT: popl %ebx ; X86-NEXT: popl %ebx
; X86-NEXT: retl $4 ; X86-NEXT: retl $4
; ;
; X64-LABEL: vec: ; X64-LABEL: vec:
; X64: # %bb.0: ; X64: # %bb.0:
; X64-NEXT: pshufd {{.*#+}} xmm2 = xmm1[3,1,2,3] ; X64-NEXT: movdqa {{.*#+}} xmm2 = [2147483648,2147483648,2147483648,2147483648]
; X64-NEXT: movd %xmm2, %eax ; X64-NEXT: pxor %xmm0, %xmm2
; X64-NEXT: pshufd {{.*#+}} xmm2 = xmm0[3,1,2,3] ; X64-NEXT: movdqa {{.*#+}} xmm3 = [2147483647,2147483647,2147483647,2147483647]
; X64-NEXT: movd %xmm2, %ecx ; X64-NEXT: pxor %xmm1, %xmm3
; X64-NEXT: addl %eax, %ecx ; X64-NEXT: pcmpgtd %xmm2, %xmm3
; X64-NEXT: movl $-1, %eax ; X64-NEXT: pand %xmm3, %xmm0
; X64-NEXT: cmovbl %eax, %ecx ; X64-NEXT: pcmpeqd %xmm2, %xmm2
; X64-NEXT: movd %ecx, %xmm2 ; X64-NEXT: pxor %xmm3, %xmm2
; X64-NEXT: pshufd {{.*#+}} xmm3 = xmm1[2,3,0,1] ; X64-NEXT: movdqa %xmm1, %xmm3
; X64-NEXT: movd %xmm3, %ecx ; X64-NEXT: pandn %xmm2, %xmm3
; X64-NEXT: pshufd {{.*#+}} xmm3 = xmm0[2,3,0,1] ; X64-NEXT: por %xmm3, %xmm0
; X64-NEXT: movd %xmm3, %edx ; X64-NEXT: paddd %xmm1, %xmm0
; X64-NEXT: addl %ecx, %edx
; X64-NEXT: cmovbl %eax, %edx
; X64-NEXT: movd %edx, %xmm3
; X64-NEXT: punpckldq {{.*#+}} xmm3 = xmm3[0],xmm2[0],xmm3[1],xmm2[1]
; X64-NEXT: movd %xmm1, %ecx
; X64-NEXT: movd %xmm0, %edx
; X64-NEXT: addl %ecx, %edx
; X64-NEXT: cmovbl %eax, %edx
; X64-NEXT: movd %edx, %xmm2
; X64-NEXT: pshufd {{.*#+}} xmm1 = xmm1[1,1,2,3]
; X64-NEXT: movd %xmm1, %ecx
; X64-NEXT: pshufd {{.*#+}} xmm0 = xmm0[1,1,2,3]
; X64-NEXT: movd %xmm0, %edx
; X64-NEXT: addl %ecx, %edx
; X64-NEXT: cmovbl %eax, %edx
; X64-NEXT: movd %edx, %xmm0
; X64-NEXT: punpckldq {{.*#+}} xmm2 = xmm2[0],xmm0[0],xmm2[1],xmm0[1]
; X64-NEXT: punpcklqdq {{.*#+}} xmm2 = xmm2[0],xmm3[0]
; X64-NEXT: movdqa %xmm2, %xmm0
; X64-NEXT: retq ; X64-NEXT: retq
%tmp = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %x, <4 x i32> %y); %tmp = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %x, <4 x i32> %y);
ret <4 x i32> %tmp; ret <4 x i32> %tmp;
} }

llvm/trunk/test/CodeGen/X86/uadd_sat_vec.ll

Show First 20 Lines • Show All 629 Lines • ▼ Show 20 Lines; AVX512-NEXT: retq
ret <16 x i1> %z ret <16 x i1> %z
} }
; Expanded ; Expanded
define <2 x i32> @v2i32(<2 x i32> %x, <2 x i32> %y) nounwind { define <2 x i32> @v2i32(<2 x i32> %x, <2 x i32> %y) nounwind {
; SSE2-LABEL: v2i32: ; SSE2-LABEL: v2i32:
; SSE2: # %bb.0: ; SSE2: # %bb.0:
; SSE2-NEXT: psllq $32, %xmm1
; SSE2-NEXT: movq %xmm1, %rax
; SSE2-NEXT: psllq $32, %xmm0 ; SSE2-NEXT: psllq $32, %xmm0
; SSE2-NEXT: movq %xmm0, %rcx ; SSE2-NEXT: movdqa {{.*#+}} xmm2 = [9223372039002259456,9223372039002259456]
; SSE2-NEXT: addq %rax, %rcx ; SSE2-NEXT: pxor %xmm0, %xmm2
; SSE2-NEXT: movq $-1, %rax ; SSE2-NEXT: psllq $32, %xmm1
; SSE2-NEXT: cmovbq %rax, %rcx ; SSE2-NEXT: movdqa {{.*#+}} xmm3 = [9223372034707292159,9223372034707292159]
; SSE2-NEXT: movq %rcx, %xmm2 ; SSE2-NEXT: pxor %xmm1, %xmm3
; SSE2-NEXT: pshufd {{.*#+}} xmm1 = xmm1[2,3,0,1] ; SSE2-NEXT: movdqa %xmm3, %xmm4
; SSE2-NEXT: movq %xmm1, %rcx ; SSE2-NEXT: pcmpgtd %xmm2, %xmm4
; SSE2-NEXT: pshufd {{.*#+}} xmm0 = xmm0[2,3,0,1] ; SSE2-NEXT: pshufd {{.*#+}} xmm5 = xmm4[0,0,2,2]
; SSE2-NEXT: movq %xmm0, %rdx ; SSE2-NEXT: pcmpeqd %xmm2, %xmm3
; SSE2-NEXT: addq %rcx, %rdx ; SSE2-NEXT: pshufd {{.*#+}} xmm2 = xmm3[1,1,3,3]
; SSE2-NEXT: cmovbq %rax, %rdx ; SSE2-NEXT: pand %xmm5, %xmm2
; SSE2-NEXT: movq %rdx, %xmm0 ; SSE2-NEXT: pshufd {{.*#+}} xmm3 = xmm4[1,1,3,3]
; SSE2-NEXT: punpcklqdq {{.*#+}} xmm2 = xmm2[0],xmm0[0] ; SSE2-NEXT: por %xmm2, %xmm3
; SSE2-NEXT: psrlq $32, %xmm2 ; SSE2-NEXT: pand %xmm3, %xmm0
; SSE2-NEXT: movdqa %xmm2, %xmm0 ; SSE2-NEXT: pcmpeqd %xmm2, %xmm2
; SSE2-NEXT: pxor %xmm3, %xmm2
; SSE2-NEXT: movdqa %xmm1, %xmm3
; SSE2-NEXT: pandn %xmm2, %xmm3
; SSE2-NEXT: por %xmm3, %xmm0
; SSE2-NEXT: paddq %xmm1, %xmm0
; SSE2-NEXT: psrlq $32, %xmm0
; SSE2-NEXT: retq ; SSE2-NEXT: retq
; ;
; SSSE3-LABEL: v2i32: ; SSSE3-LABEL: v2i32:
; SSSE3: # %bb.0: ; SSSE3: # %bb.0:
; SSSE3-NEXT: psllq $32, %xmm1
; SSSE3-NEXT: movq %xmm1, %rax
; SSSE3-NEXT: psllq $32, %xmm0 ; SSSE3-NEXT: psllq $32, %xmm0
; SSSE3-NEXT: movq %xmm0, %rcx ; SSSE3-NEXT: movdqa {{.*#+}} xmm2 = [9223372039002259456,9223372039002259456]
; SSSE3-NEXT: addq %rax, %rcx ; SSSE3-NEXT: pxor %xmm0, %xmm2
; SSSE3-NEXT: movq $-1, %rax ; SSSE3-NEXT: psllq $32, %xmm1
; SSSE3-NEXT: cmovbq %rax, %rcx ; SSSE3-NEXT: movdqa {{.*#+}} xmm3 = [9223372034707292159,9223372034707292159]
; SSSE3-NEXT: movq %rcx, %xmm2 ; SSSE3-NEXT: pxor %xmm1, %xmm3
; SSSE3-NEXT: pshufd {{.*#+}} xmm1 = xmm1[2,3,0,1] ; SSSE3-NEXT: movdqa %xmm3, %xmm4
; SSSE3-NEXT: movq %xmm1, %rcx ; SSSE3-NEXT: pcmpgtd %xmm2, %xmm4
; SSSE3-NEXT: pshufd {{.*#+}} xmm0 = xmm0[2,3,0,1] ; SSSE3-NEXT: pshufd {{.*#+}} xmm5 = xmm4[0,0,2,2]
; SSSE3-NEXT: movq %xmm0, %rdx ; SSSE3-NEXT: pcmpeqd %xmm2, %xmm3
; SSSE3-NEXT: addq %rcx, %rdx ; SSSE3-NEXT: pshufd {{.*#+}} xmm2 = xmm3[1,1,3,3]
; SSSE3-NEXT: cmovbq %rax, %rdx ; SSSE3-NEXT: pand %xmm5, %xmm2
; SSSE3-NEXT: movq %rdx, %xmm0 ; SSSE3-NEXT: pshufd {{.*#+}} xmm3 = xmm4[1,1,3,3]
; SSSE3-NEXT: punpcklqdq {{.*#+}} xmm2 = xmm2[0],xmm0[0] ; SSSE3-NEXT: por %xmm2, %xmm3
; SSSE3-NEXT: psrlq $32, %xmm2 ; SSSE3-NEXT: pand %xmm3, %xmm0
; SSSE3-NEXT: movdqa %xmm2, %xmm0 ; SSSE3-NEXT: pcmpeqd %xmm2, %xmm2
; SSSE3-NEXT: pxor %xmm3, %xmm2
; SSSE3-NEXT: movdqa %xmm1, %xmm3
; SSSE3-NEXT: pandn %xmm2, %xmm3
; SSSE3-NEXT: por %xmm3, %xmm0
; SSSE3-NEXT: paddq %xmm1, %xmm0
; SSSE3-NEXT: psrlq $32, %xmm0
; SSSE3-NEXT: retq ; SSSE3-NEXT: retq
; ;
; SSE41-LABEL: v2i32: ; SSE41-LABEL: v2i32:
; SSE41: # %bb.0: ; SSE41: # %bb.0:
; SSE41-NEXT: movdqa %xmm0, %xmm2
; SSE41-NEXT: psllq $32, %xmm2
; SSE41-NEXT: movdqa {{.*#+}} xmm0 = [9223372039002259456,9223372039002259456]
; SSE41-NEXT: pxor %xmm2, %xmm0
; SSE41-NEXT: psllq $32, %xmm1 ; SSE41-NEXT: psllq $32, %xmm1
; SSE41-NEXT: pextrq $1, %xmm1, %rax ; SSE41-NEXT: movdqa {{.*#+}} xmm3 = [9223372034707292159,9223372034707292159]
; SSE41-NEXT: psllq $32, %xmm0 ; SSE41-NEXT: pxor %xmm1, %xmm3
; SSE41-NEXT: pextrq $1, %xmm0, %rcx ; SSE41-NEXT: movdqa %xmm3, %xmm4
; SSE41-NEXT: addq %rax, %rcx ; SSE41-NEXT: pcmpgtd %xmm0, %xmm4
; SSE41-NEXT: movq $-1, %rax ; SSE41-NEXT: pshufd {{.*#+}} xmm5 = xmm4[0,0,2,2]
; SSE41-NEXT: cmovbq %rax, %rcx ; SSE41-NEXT: pcmpeqd %xmm0, %xmm3
; SSE41-NEXT: movq %rcx, %xmm2 ; SSE41-NEXT: pshufd {{.*#+}} xmm0 = xmm3[1,1,3,3]
; SSE41-NEXT: movq %xmm1, %rcx ; SSE41-NEXT: pand %xmm5, %xmm0
; SSE41-NEXT: movq %xmm0, %rdx ; SSE41-NEXT: por %xmm4, %xmm0
; SSE41-NEXT: addq %rcx, %rdx ; SSE41-NEXT: pcmpeqd %xmm3, %xmm3
; SSE41-NEXT: cmovbq %rax, %rdx ; SSE41-NEXT: pxor %xmm1, %xmm3
; SSE41-NEXT: movq %rdx, %xmm0 ; SSE41-NEXT: blendvpd %xmm0, %xmm2, %xmm3
; SSE41-NEXT: punpcklqdq {{.*#+}} xmm0 = xmm0[0],xmm2[0] ; SSE41-NEXT: paddq %xmm1, %xmm3
; SSE41-NEXT: psrlq $32, %xmm0 ; SSE41-NEXT: psrlq $32, %xmm3
; SSE41-NEXT: movdqa %xmm3, %xmm0
; SSE41-NEXT: retq ; SSE41-NEXT: retq
; ;
; AVX-LABEL: v2i32: ; AVX1-LABEL: v2i32:
; AVX: # %bb.0: ; AVX1: # %bb.0:
; AVX-NEXT: vpsllq $32, %xmm1, %xmm1 ; AVX1-NEXT: vpsllq $32, %xmm1, %xmm1
; AVX-NEXT: vpextrq $1, %xmm1, %rax ; AVX1-NEXT: vpcmpeqd %xmm2, %xmm2, %xmm2
; AVX-NEXT: vpsllq $32, %xmm0, %xmm0 ; AVX1-NEXT: vpxor %xmm2, %xmm1, %xmm2
; AVX-NEXT: vpextrq $1, %xmm0, %rcx ; AVX1-NEXT: vpsllq $32, %xmm0, %xmm0
; AVX-NEXT: addq %rax, %rcx ; AVX1-NEXT: vpxor {{.*}}(%rip), %xmm0, %xmm3
; AVX-NEXT: movq $-1, %rax ; AVX1-NEXT: vpxor {{.*}}(%rip), %xmm1, %xmm4
; AVX-NEXT: cmovbq %rax, %rcx ; AVX1-NEXT: vpcmpgtq %xmm3, %xmm4, %xmm3
; AVX-NEXT: vmovq %rcx, %xmm2 ; AVX1-NEXT: vblendvpd %xmm3, %xmm0, %xmm2, %xmm0
; AVX-NEXT: vmovq %xmm1, %rcx ; AVX1-NEXT: vpaddq %xmm1, %xmm0, %xmm0
; AVX-NEXT: vmovq %xmm0, %rdx ; AVX1-NEXT: vpsrlq $32, %xmm0, %xmm0
; AVX-NEXT: addq %rcx, %rdx ; AVX1-NEXT: retq
; AVX-NEXT: cmovbq %rax, %rdx ;
; AVX-NEXT: vmovq %rdx, %xmm0 ; AVX2-LABEL: v2i32:
; AVX-NEXT: vpunpcklqdq {{.*#+}} xmm0 = xmm0[0],xmm2[0] ; AVX2: # %bb.0:
; AVX-NEXT: vpsrlq $32, %xmm0, %xmm0 ; AVX2-NEXT: vpsllq $32, %xmm1, %xmm1
; AVX-NEXT: retq ; AVX2-NEXT: vpcmpeqd %xmm2, %xmm2, %xmm2
; AVX2-NEXT: vpxor %xmm2, %xmm1, %xmm2
; AVX2-NEXT: vpsllq $32, %xmm0, %xmm0
; AVX2-NEXT: vpxor {{.*}}(%rip), %xmm0, %xmm3
; AVX2-NEXT: vpxor {{.*}}(%rip), %xmm1, %xmm4
; AVX2-NEXT: vpcmpgtq %xmm3, %xmm4, %xmm3
; AVX2-NEXT: vblendvpd %xmm3, %xmm0, %xmm2, %xmm0
; AVX2-NEXT: vpaddq %xmm1, %xmm0, %xmm0
; AVX2-NEXT: vpsrlq $32, %xmm0, %xmm0
; AVX2-NEXT: retq
;
; AVX512-LABEL: v2i32:
; AVX512: # %bb.0:
; AVX512-NEXT: vpsllq $32, %xmm0, %xmm0
; AVX512-NEXT: vpsllq $32, %xmm1, %xmm1
; AVX512-NEXT: vmovdqa %xmm1, %xmm2
; AVX512-NEXT: vpternlogq $15, %xmm1, %xmm1, %xmm2
; AVX512-NEXT: vpminuq %xmm2, %xmm0, %xmm0
; AVX512-NEXT: vpaddq %xmm1, %xmm0, %xmm0
; AVX512-NEXT: vpsrlq $32, %xmm0, %xmm0
; AVX512-NEXT: retq
%z = call <2 x i32> @llvm.uadd.sat.v2i32(<2 x i32> %x, <2 x i32> %y) %z = call <2 x i32> @llvm.uadd.sat.v2i32(<2 x i32> %x, <2 x i32> %y)
ret <2 x i32> %z ret <2 x i32> %z
} }
define <4 x i32> @v4i32(<4 x i32> %x, <4 x i32> %y) nounwind { define <4 x i32> @v4i32(<4 x i32> %x, <4 x i32> %y) nounwind {
; SSE2-LABEL: v4i32: ; SSE2-LABEL: v4i32:
; SSE2: # %bb.0: ; SSE2: # %bb.0:
; SSE2-NEXT: pshufd {{.*#+}} xmm2 = xmm1[3,1,2,3] ; SSE2-NEXT: movdqa {{.*#+}} xmm2 = [2147483648,2147483648,2147483648,2147483648]
; SSE2-NEXT: movd %xmm2, %eax ; SSE2-NEXT: pxor %xmm0, %xmm2
; SSE2-NEXT: pshufd {{.*#+}} xmm2 = xmm0[3,1,2,3] ; SSE2-NEXT: movdqa {{.*#+}} xmm3 = [2147483647,2147483647,2147483647,2147483647]
; SSE2-NEXT: movd %xmm2, %ecx ; SSE2-NEXT: pxor %xmm1, %xmm3
; SSE2-NEXT: addl %eax, %ecx ; SSE2-NEXT: pcmpgtd %xmm2, %xmm3
; SSE2-NEXT: movl $-1, %eax ; SSE2-NEXT: pand %xmm3, %xmm0
; SSE2-NEXT: cmovbl %eax, %ecx ; SSE2-NEXT: pcmpeqd %xmm2, %xmm2
; SSE2-NEXT: movd %ecx, %xmm2 ; SSE2-NEXT: pxor %xmm3, %xmm2
; SSE2-NEXT: pshufd {{.*#+}} xmm3 = xmm1[2,3,0,1] ; SSE2-NEXT: movdqa %xmm1, %xmm3
; SSE2-NEXT: movd %xmm3, %ecx ; SSE2-NEXT: pandn %xmm2, %xmm3
; SSE2-NEXT: pshufd {{.*#+}} xmm3 = xmm0[2,3,0,1] ; SSE2-NEXT: por %xmm3, %xmm0
; SSE2-NEXT: movd %xmm3, %edx ; SSE2-NEXT: paddd %xmm1, %xmm0
; SSE2-NEXT: addl %ecx, %edx
; SSE2-NEXT: cmovbl %eax, %edx
; SSE2-NEXT: movd %edx, %xmm3
; SSE2-NEXT: punpckldq {{.*#+}} xmm3 = xmm3[0],xmm2[0],xmm3[1],xmm2[1]
; SSE2-NEXT: movd %xmm1, %ecx
; SSE2-NEXT: movd %xmm0, %edx
; SSE2-NEXT: addl %ecx, %edx
; SSE2-NEXT: cmovbl %eax, %edx
; SSE2-NEXT: movd %edx, %xmm2
; SSE2-NEXT: pshufd {{.*#+}} xmm1 = xmm1[1,1,2,3]
; SSE2-NEXT: movd %xmm1, %ecx
; SSE2-NEXT: pshufd {{.*#+}} xmm0 = xmm0[1,1,2,3]
; SSE2-NEXT: movd %xmm0, %edx
; SSE2-NEXT: addl %ecx, %edx
; SSE2-NEXT: cmovbl %eax, %edx
; SSE2-NEXT: movd %edx, %xmm0
; SSE2-NEXT: punpckldq {{.*#+}} xmm2 = xmm2[0],xmm0[0],xmm2[1],xmm0[1]
; SSE2-NEXT: punpcklqdq {{.*#+}} xmm2 = xmm2[0],xmm3[0]
; SSE2-NEXT: movdqa %xmm2, %xmm0
; SSE2-NEXT: retq ; SSE2-NEXT: retq
; ;
; SSSE3-LABEL: v4i32: ; SSSE3-LABEL: v4i32:
; SSSE3: # %bb.0: ; SSSE3: # %bb.0:
; SSSE3-NEXT: pshufd {{.*#+}} xmm2 = xmm1[3,1,2,3] ; SSSE3-NEXT: movdqa {{.*#+}} xmm2 = [2147483648,2147483648,2147483648,2147483648]
; SSSE3-NEXT: movd %xmm2, %eax ; SSSE3-NEXT: pxor %xmm0, %xmm2
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%z = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %x, <4 x i32> %y) %z = call <4 x i32> @llvm.uadd.sat.v4i32(<4 x i32> %x, <4 x i32> %y)
ret <4 x i32> %z ret <4 x i32> %z
} }
define <8 x i32> @v8i32(<8 x i32> %x, <8 x i32> %y) nounwind { define <8 x i32> @v8i32(<8 x i32> %x, <8 x i32> %y) nounwind {
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ret <8 x i32> %z ret <8 x i32> %z
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define <16 x i32> @v16i32(<16 x i32> %x, <16 x i32> %y) nounwind { define <16 x i32> @v16i32(<16 x i32> %x, <16 x i32> %y) nounwind {
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; AVX512-NEXT: retq ; AVX512-NEXT: retq
%z = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> %x, <16 x i32> %y) %z = call <16 x i32> @llvm.uadd.sat.v16i32(<16 x i32> %x, <16 x i32> %y)
ret <16 x i32> %z ret <16 x i32> %z
} }
define <2 x i64> @v2i64(<2 x i64> %x, <2 x i64> %y) nounwind { define <2 x i64> @v2i64(<2 x i64> %x, <2 x i64> %y) nounwind {
; SSE2-LABEL: v2i64: ; SSE2-LABEL: v2i64:
; SSE2: # %bb.0: ; SSE2: # %bb.0:
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; SSE2-NEXT: movq %xmm1, %rcx ; SSE2-NEXT: pcmpeqd %xmm2, %xmm3
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; SSE2-NEXT: movq %xmm0, %rdx ; SSE2-NEXT: pand %xmm5, %xmm2
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; SSE2-NEXT: retq ; SSE2-NEXT: retq
; ;
; SSSE3-LABEL: v2i64: ; SSSE3-LABEL: v2i64:
; SSSE3: # %bb.0: ; SSSE3: # %bb.0:
; SSSE3-NEXT: movq %xmm1, %rax ; SSSE3-NEXT: movdqa {{.*#+}} xmm2 = [9223372039002259456,9223372039002259456]
; SSSE3-NEXT: movq %xmm0, %rcx ; SSSE3-NEXT: pxor %xmm0, %xmm2
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; ;
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; SSE41: # %bb.0: ; SSE41: # %bb.0:
; SSE41-NEXT: pextrq $1, %xmm1, %rax ; SSE41-NEXT: movdqa %xmm0, %xmm2
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; SSE41-NEXT: addq %rax, %rcx ; SSE41-NEXT: pxor %xmm2, %xmm0
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; SSE41-NEXT: addq %rcx, %rdx ; SSE41-NEXT: pcmpeqd %xmm0, %xmm3
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; ;
; AVX-LABEL: v2i64: ; AVX1-LABEL: v2i64:
; AVX: # %bb.0: ; AVX1: # %bb.0:
; AVX-NEXT: vpextrq $1, %xmm1, %rax ; AVX1-NEXT: vpcmpeqd %xmm2, %xmm2, %xmm2
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; AVX-NEXT: addq %rcx, %rdx ;
; AVX-NEXT: cmovbq %rax, %rdx ; AVX2-LABEL: v2i64:
; AVX-NEXT: vmovq %rdx, %xmm0 ; AVX2: # %bb.0:
; AVX-NEXT: vpunpcklqdq {{.*#+}} xmm0 = xmm0[0],xmm2[0] ; AVX2-NEXT: vpcmpeqd %xmm2, %xmm2, %xmm2
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;
; AVX512-LABEL: v2i64:
; AVX512: # %bb.0:
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; AVX512-NEXT: vpaddq %xmm1, %xmm0, %xmm0
; AVX512-NEXT: retq
%z = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> %x, <2 x i64> %y) %z = call <2 x i64> @llvm.uadd.sat.v2i64(<2 x i64> %x, <2 x i64> %y)
ret <2 x i64> %z ret <2 x i64> %z
} }
define <4 x i64> @v4i64(<4 x i64> %x, <4 x i64> %y) nounwind { define <4 x i64> @v4i64(<4 x i64> %x, <4 x i64> %y) nounwind {
; SSE2-LABEL: v4i64: ; SSE2-LABEL: v4i64:
; SSE2: # %bb.0: ; SSE2: # %bb.0:
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; ;
; SSSE3-LABEL: v4i64: ; SSSE3-LABEL: v4i64:
; SSSE3: # %bb.0: ; SSSE3: # %bb.0:
; SSSE3-NEXT: movq %xmm2, %rax ; SSSE3-NEXT: movdqa {{.*#+}} xmm8 = [9223372039002259456,9223372039002259456]
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; ;
; SSE41-LABEL: v4i64: ; SSE41-LABEL: v4i64:
; SSE41: # %bb.0: ; SSE41: # %bb.0:
; SSE41-NEXT: pextrq $1, %xmm2, %rax ; SSE41-NEXT: movdqa %xmm0, %xmm8
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