This is an archive of the discontinued LLVM Phabricator instance.

Differential D16458

AMDGPU: Replace some deprecated intrinsic uses in tests
ClosedPublic

Authored by arsenm on Jan 22 2016, 2:02 AM.

Details

Reviewers
• tstellarAMD

Diff Detail

Event Timeline

arsenm updated this revision to Diff 45666.Jan 22 2016, 2:02 AM
arsenm retitled this revision from to AMDGPU: Replace some deprecated intrinsic uses in tests.
arsenm updated this object.
arsenm added a reviewer: • tstellarAMD.
arsenm added a subscriber: llvm-commits.
Herald added a subscriber: qcolombet. · View Herald TranscriptJan 22 2016, 2:02 AM
• tstellarAMD accepted this revision.Jan 22 2016, 7:42 AM
• tstellarAMD edited edge metadata.

LGTM.

This revision is now accepted and ready to land.Jan 22 2016, 7:42 AM
arsenm closed this revision.Jan 22 2016, 9:52 PM

r258614

Revision Contents

PathSize
test/
CodeGen/
AMDGPU/
27 lines
18 lines
2 lines
10 lines
10 lines
10 lines
7 lines
37 lines
Transforms/
StructurizeCFG/
2 lines

Diff 45666

test/CodeGen/AMDGPU/big_alu.ll

Show First 20 Lines • Show All 210 Lines • ▼ Show 20 LinesENDIF136: ; preds = %ENDIF154, %main_body
%193 = fmul float %155, 0x3FD99999A0000000 %193 = fmul float %155, 0x3FD99999A0000000
%194 = fadd float %193, %192 %194 = fadd float %193, %192
%195 = fmul float %156, 0x3FE99999A0000000 %195 = fmul float %156, 0x3FE99999A0000000
%196 = fadd float %195, %194 %196 = fadd float %195, %194
%197 = fmul float %157, 0x4000CCCCC0000000 %197 = fmul float %157, 0x4000CCCCC0000000
%198 = fadd float %197, %196 %198 = fadd float %197, %196
%199 = fmul float 0xBE5EFB4CC0000000, %182 %199 = fmul float 0xBE5EFB4CC0000000, %182
%200 = fmul float %199, %182 %200 = fmul float %199, %182
%201 = call float @llvm.AMDIL.exp.(float %200) %201 = call float @llvm.exp2.f32(float %200)
%one.sub.a.i = fsub float 1.000000e+00, %201 %one.sub.a.i = fsub float 1.000000e+00, %201
%one.sub.ac.i = fmul float %one.sub.a.i, 0x3FA99999A0000000 %one.sub.ac.i = fmul float %one.sub.a.i, 0x3FA99999A0000000
%mul.i = fmul float %198, 0x3FA99999A0000000 %mul.i = fmul float %198, 0x3FA99999A0000000
%result.i = fadd float %mul.i, %one.sub.ac.i %result.i = fadd float %mul.i, %one.sub.ac.i
%202 = fadd float %result.i, 0x3FF4CCCCC0000000 %202 = fadd float %result.i, 0x3FF4CCCCC0000000
%203 = fmul float %202, 0x3FE1C71C80000000 %203 = fmul float %202, 0x3FE1C71C80000000
%204 = call float @llvm.AMDIL.clamp.(float %203, float 0.000000e+00, float 1.000000e+00) %204 = call float @llvm.AMDGPU.clamp.f32(float %203, float 0.000000e+00, float 1.000000e+00)
%205 = fadd float %result.i, 0x3FF4CCCCC0000000 %205 = fadd float %result.i, 0x3FF4CCCCC0000000
%206 = fmul float %205, 0x3FE1C71C80000000 %206 = fmul float %205, 0x3FE1C71C80000000
%207 = call float @llvm.AMDIL.clamp.(float %206, float 0.000000e+00, float 1.000000e+00) %207 = call float @llvm.AMDGPU.clamp.f32(float %206, float 0.000000e+00, float 1.000000e+00)
%208 = fadd float %result.i, 2.000000e+00 %208 = fadd float %result.i, 2.000000e+00
%209 = fmul float %208, 0x3FD611A7A0000000 %209 = fmul float %208, 0x3FD611A7A0000000
%210 = call float @llvm.AMDIL.clamp.(float %209, float 0.000000e+00, float 1.000000e+00) %210 = call float @llvm.AMDGPU.clamp.f32(float %209, float 0.000000e+00, float 1.000000e+00)
%211 = fmul float 2.000000e+00, %204 %211 = fmul float 2.000000e+00, %204
%212 = fsub float -0.000000e+00, %211 %212 = fsub float -0.000000e+00, %211
%213 = fadd float 3.000000e+00, %212 %213 = fadd float 3.000000e+00, %212
%214 = fmul float %204, %213 %214 = fmul float %204, %213
%215 = fmul float %204, %214 %215 = fmul float %204, %214
%216 = fmul float 2.000000e+00, %207 %216 = fmul float 2.000000e+00, %207
%217 = fsub float -0.000000e+00, %216 %217 = fsub float -0.000000e+00, %216
%218 = fadd float 3.000000e+00, %217 %218 = fadd float 3.000000e+00, %217
Show All 33 LinesENDIF136: ; preds = %ENDIF154, %main_body
%252 = extractelement <4 x float> %249, i32 2 %252 = extractelement <4 x float> %249, i32 2
%253 = extractelement <4 x float> %249, i32 3 %253 = extractelement <4 x float> %249, i32 3
%254 = fmul float %250, %215 %254 = fmul float %250, %215
%255 = fmul float %251, %220 %255 = fmul float %251, %220
%256 = fmul float %252, %225 %256 = fmul float %252, %225
%257 = fmul float %253, 0.000000e+00 %257 = fmul float %253, 0.000000e+00
%258 = fadd float %result.i, 0x3FF4CCCCC0000000 %258 = fadd float %result.i, 0x3FF4CCCCC0000000
%259 = fmul float %258, 0x3FE1C71C80000000 %259 = fmul float %258, 0x3FE1C71C80000000
%260 = call float @llvm.AMDIL.clamp.(float %259, float 0.000000e+00, float 1.000000e+00) %260 = call float @llvm.AMDGPU.clamp.f32(float %259, float 0.000000e+00, float 1.000000e+00)
%261 = fadd float %result.i, 0x3FF4CCCCC0000000 %261 = fadd float %result.i, 0x3FF4CCCCC0000000
%262 = fmul float %261, 0x3FE1C71C80000000 %262 = fmul float %261, 0x3FE1C71C80000000
%263 = call float @llvm.AMDIL.clamp.(float %262, float 0.000000e+00, float 1.000000e+00) %263 = call float @llvm.AMDGPU.clamp.f32(float %262, float 0.000000e+00, float 1.000000e+00)
%264 = fadd float %result.i, 2.000000e+00 %264 = fadd float %result.i, 2.000000e+00
%265 = fmul float %264, 0x3FD611A7A0000000 %265 = fmul float %264, 0x3FD611A7A0000000
%266 = call float @llvm.AMDIL.clamp.(float %265, float 0.000000e+00, float 1.000000e+00) %266 = call float @llvm.AMDGPU.clamp.f32(float %265, float 0.000000e+00, float 1.000000e+00)
%267 = fmul float 2.000000e+00, %260 %267 = fmul float 2.000000e+00, %260
%268 = fsub float -0.000000e+00, %267 %268 = fsub float -0.000000e+00, %267
%269 = fadd float 3.000000e+00, %268 %269 = fadd float 3.000000e+00, %268
%270 = fmul float %260, %269 %270 = fmul float %260, %269
%271 = fmul float %260, %270 %271 = fmul float %260, %270
%272 = fmul float 2.000000e+00, %263 %272 = fmul float 2.000000e+00, %263
%273 = fsub float -0.000000e+00, %272 %273 = fsub float -0.000000e+00, %272
%274 = fadd float 3.000000e+00, %273 %274 = fadd float 3.000000e+00, %273
▲ Show 20 Lines • Show All 84 Lines • ▼ Show 20 LinesENDIF136: ; preds = %ENDIF154, %main_body
%359 = call float @llvm.AMDGPU.dp4(<4 x float> %354, <4 x float> %358) %359 = call float @llvm.AMDGPU.dp4(<4 x float> %354, <4 x float> %358)
%360 = call float @llvm.AMDGPU.rsq.clamped.f32(float %359) %360 = call float @llvm.AMDGPU.rsq.clamped.f32(float %359)
%361 = fmul float %45, %360 %361 = fmul float %45, %360
%362 = call float @fabs(float %361) %362 = call float @fabs(float %361)
%363 = fmul float %176, 0x3FECCCCCC0000000 %363 = fmul float %176, 0x3FECCCCCC0000000
%364 = fadd float %363, %362 %364 = fadd float %363, %362
%365 = fadd float %364, 0xBFEFAE1480000000 %365 = fadd float %364, 0xBFEFAE1480000000
%366 = fmul float %365, 0xC023FFFFC0000000 %366 = fmul float %365, 0xC023FFFFC0000000
%367 = call float @llvm.AMDIL.clamp.(float %366, float 0.000000e+00, float 1.000000e+00) %367 = call float @llvm.AMDGPU.clamp.f32(float %366, float 0.000000e+00, float 1.000000e+00)
%368 = fsub float -0.000000e+00, %334 %368 = fsub float -0.000000e+00, %334
%369 = fadd float %result.i, %368 %369 = fadd float %result.i, %368
%370 = fadd float %369, 0x3FBEB851E0000000 %370 = fadd float %369, 0x3FBEB851E0000000
%371 = fsub float -0.000000e+00, %338 %371 = fsub float -0.000000e+00, %338
%372 = fadd float %result.i, %371 %372 = fadd float %result.i, %371
%373 = fadd float %372, 0xBFE0A3D700000000 %373 = fadd float %372, 0xBFE0A3D700000000
%374 = fsub float -0.000000e+00, %result.i %374 = fsub float -0.000000e+00, %result.i
%375 = fsub float -0.000000e+00, %342 %375 = fsub float -0.000000e+00, %342
Show All 9 LinesENDIF136: ; preds = %ENDIF154, %main_body
%385 = call float @llvm.AMDGPU.dp4(<4 x float> %380, <4 x float> %384) %385 = call float @llvm.AMDGPU.dp4(<4 x float> %380, <4 x float> %384)
%386 = call float @llvm.AMDGPU.rsq.clamped.f32(float %385) %386 = call float @llvm.AMDGPU.rsq.clamped.f32(float %385)
%387 = fmul float %45, %386 %387 = fmul float %45, %386
%388 = call float @fabs(float %387) %388 = call float @fabs(float %387)
%389 = fmul float %176, 0x3FF51EB860000000 %389 = fmul float %176, 0x3FF51EB860000000
%390 = fadd float %389, %388 %390 = fadd float %389, %388
%391 = fadd float %390, 0xBFEFAE1480000000 %391 = fadd float %390, 0xBFEFAE1480000000
%392 = fmul float %391, 0xC0490001A0000000 %392 = fmul float %391, 0xC0490001A0000000
%393 = call float @llvm.AMDIL.clamp.(float %392, float 0.000000e+00, float 1.000000e+00) %393 = call float @llvm.AMDGPU.clamp.f32(float %392, float 0.000000e+00, float 1.000000e+00)
%394 = fmul float 2.000000e+00, %367 %394 = fmul float 2.000000e+00, %367
%395 = fsub float -0.000000e+00, %394 %395 = fsub float -0.000000e+00, %394
%396 = fadd float 3.000000e+00, %395 %396 = fadd float 3.000000e+00, %395
%397 = fmul float %367, %396 %397 = fmul float %367, %396
%398 = fmul float %367, %397 %398 = fmul float %367, %397
%one.sub.a.i169 = fsub float 1.000000e+00, %398 %one.sub.a.i169 = fsub float 1.000000e+00, %398
%one.sub.ac.i170 = fmul float %one.sub.a.i169, %344 %one.sub.ac.i170 = fmul float %one.sub.a.i169, %344
%mul.i171 = fmul float %254, %344 %mul.i171 = fmul float %254, %344
▲ Show 20 Lines • Show All 717 Lines • ▼ Show 20 LinesIF179: ; preds = %ENDIF175
%865 = call float @llvm.AMDGPU.dp4(<4 x float> %860, <4 x float> %864) %865 = call float @llvm.AMDGPU.dp4(<4 x float> %860, <4 x float> %864)
%866 = call float @llvm.AMDGPU.rsq.clamped.f32(float %865) %866 = call float @llvm.AMDGPU.rsq.clamped.f32(float %865)
%867 = fmul float %45, %866 %867 = fmul float %45, %866
%868 = call float @fabs(float %867) %868 = call float @fabs(float %867)
%869 = fmul float %176, 0x3FECCCCCC0000000 %869 = fmul float %176, 0x3FECCCCCC0000000
%870 = fadd float %869, %868 %870 = fadd float %869, %868
%871 = fadd float %870, 0xBFEFAE1480000000 %871 = fadd float %870, 0xBFEFAE1480000000
%872 = fmul float %871, 0xC043FFFE20000000 %872 = fmul float %871, 0xC043FFFE20000000
%873 = call float @llvm.AMDIL.clamp.(float %872, float 0.000000e+00, float 1.000000e+00) %873 = call float @llvm.AMDGPU.clamp.f32(float %872, float 0.000000e+00, float 1.000000e+00)
%874 = fmul float 2.000000e+00, %873 %874 = fmul float 2.000000e+00, %873
%875 = fsub float -0.000000e+00, %874 %875 = fsub float -0.000000e+00, %874
%876 = fadd float 3.000000e+00, %875 %876 = fadd float 3.000000e+00, %875
%877 = fmul float %873, %876 %877 = fmul float %873, %876
%878 = fmul float %873, %877 %878 = fmul float %873, %877
%one.sub.a.i41 = fsub float 1.000000e+00, %878 %one.sub.a.i41 = fsub float 1.000000e+00, %878
%one.sub.ac.i42 = fmul float %one.sub.a.i41, %854 %one.sub.ac.i42 = fmul float %one.sub.a.i41, %854
%mul.i43 = fmul float %temp84.5, %854 %mul.i43 = fmul float %temp84.5, %854
▲ Show 20 Lines • Show All 87 Lines • ▼ Show 20 LinesENDIF178: ; preds = %IF179, %ENDIF175
%927 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 24) %927 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 24)
%928 = extractelement <4 x float> %927, i32 2 %928 = extractelement <4 x float> %927, i32 2
%929 = fmul float %928, %926 %929 = fmul float %928, %926
%930 = fsub float -0.000000e+00, %53 %930 = fsub float -0.000000e+00, %53
%931 = fmul float %930, %53 %931 = fmul float %930, %53
%932 = fmul float %931, %929 %932 = fmul float %931, %929
%933 = fmul float %932, %929 %933 = fmul float %932, %929
%934 = fmul float %933, 0x3FF7154760000000 %934 = fmul float %933, 0x3FF7154760000000
%935 = call float @llvm.AMDIL.exp.(float %934) %935 = call float @llvm.exp2.f32(float %934)
%936 = fcmp oeq float %53, 1.000000e+00 %936 = fcmp oeq float %53, 1.000000e+00
%937 = sext i1 %936 to i32 %937 = sext i1 %936 to i32
%938 = bitcast i32 %937 to float %938 = bitcast i32 %937 to float
%939 = bitcast float %938 to i32 %939 = bitcast float %938 to i32
%940 = icmp ne i32 %939, 0 %940 = icmp ne i32 %939, 0
%.184 = select i1 %940, float 1.000000e+00, float %935 %.184 = select i1 %940, float 1.000000e+00, float %935
%one.sub.a.i9 = fsub float 1.000000e+00, %.184 %one.sub.a.i9 = fsub float 1.000000e+00, %.184
%one.sub.ac.i10 = fmul float %one.sub.a.i9, %47 %one.sub.ac.i10 = fmul float %one.sub.a.i9, %47
Show All 22 Lines
declare float @llvm.AMDGPU.rsq.clamped.f32(float) #3 declare float @llvm.AMDGPU.rsq.clamped.f32(float) #3
; Function Attrs: readnone ; Function Attrs: readnone
declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32, i32) #2 declare <4 x float> @llvm.AMDGPU.tex(<4 x float>, i32, i32, i32) #2
; Function Attrs: readonly ; Function Attrs: readonly
declare float @fabs(float) #4 declare float @fabs(float) #4
; Function Attrs: readnone declare float @llvm.exp2.f32(float) #3
declare float @llvm.AMDIL.exp.(float) #2
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.AMDIL.clamp.(float, float, float) #2 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #2
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { alwaysinline nounwind readnone } attributes #0 = { alwaysinline nounwind readnone }
attributes #1 = { "ShaderType"="0" } attributes #1 = { "ShaderType"="0" }
attributes #2 = { readnone } attributes #2 = { readnone }
attributes #3 = { nounwind readnone } attributes #3 = { nounwind readnone }
attributes #4 = { readonly } attributes #4 = { readonly }

test/CodeGen/AMDGPU/kcache-fold.ll

Show All 30 Linesmain_body:
%24 = load <4 x float>, <4 x float> addrspace(8)* null %24 = load <4 x float>, <4 x float> addrspace(8)* null
%25 = extractelement <4 x float> %24, i32 3 %25 = extractelement <4 x float> %24, i32 3
%26 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 1) %26 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 1)
%27 = extractelement <4 x float> %26, i32 3 %27 = extractelement <4 x float> %26, i32 3
%28 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2) %28 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2)
%29 = extractelement <4 x float> %28, i32 3 %29 = extractelement <4 x float> %28, i32 3
%30 = fcmp ogt float %25, 0.000000e+00 %30 = fcmp ogt float %25, 0.000000e+00
%31 = select i1 %30, float %27, float %29 %31 = select i1 %30, float %27, float %29
%32 = call float @llvm.AMDIL.clamp.(float %7, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDGPU.clamp.f32(float %7, float 0.000000e+00, float 1.000000e+00)
%33 = call float @llvm.AMDIL.clamp.(float %15, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDGPU.clamp.f32(float %15, float 0.000000e+00, float 1.000000e+00)
%34 = call float @llvm.AMDIL.clamp.(float %23, float 0.000000e+00, float 1.000000e+00) %34 = call float @llvm.AMDGPU.clamp.f32(float %23, float 0.000000e+00, float 1.000000e+00)
%35 = call float @llvm.AMDIL.clamp.(float %31, float 0.000000e+00, float 1.000000e+00) %35 = call float @llvm.AMDGPU.clamp.f32(float %31, float 0.000000e+00, float 1.000000e+00)
%36 = insertelement <4 x float> undef, float %32, i32 0 %36 = insertelement <4 x float> undef, float %32, i32 0
%37 = insertelement <4 x float> %36, float %33, i32 1 %37 = insertelement <4 x float> %36, float %33, i32 1
%38 = insertelement <4 x float> %37, float %34, i32 2 %38 = insertelement <4 x float> %37, float %34, i32 2
%39 = insertelement <4 x float> %38, float %35, i32 3 %39 = insertelement <4 x float> %38, float %35, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %39, i32 0, i32 0) call void @llvm.R600.store.swizzle(<4 x float> %39, i32 0, i32 0)
ret void ret void
} }
Show All 28 Linesmain_body:
%24 = load <4 x float>, <4 x float> addrspace(8)* null %24 = load <4 x float>, <4 x float> addrspace(8)* null
%25 = extractelement <4 x float> %24, i32 3 %25 = extractelement <4 x float> %24, i32 3
%26 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2) %26 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2)
%27 = extractelement <4 x float> %26, i32 3 %27 = extractelement <4 x float> %26, i32 3
%28 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2) %28 = load <4 x float>, <4 x float> addrspace(8)* getelementptr ([1024 x <4 x float>], [1024 x <4 x float>] addrspace(8)* null, i64 0, i32 2)
%29 = extractelement <4 x float> %28, i32 2 %29 = extractelement <4 x float> %28, i32 2
%30 = fcmp ogt float %25, 0.000000e+00 %30 = fcmp ogt float %25, 0.000000e+00
%31 = select i1 %30, float %27, float %29 %31 = select i1 %30, float %27, float %29
%32 = call float @llvm.AMDIL.clamp.(float %7, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDGPU.clamp.f32(float %7, float 0.000000e+00, float 1.000000e+00)
%33 = call float @llvm.AMDIL.clamp.(float %15, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDGPU.clamp.f32(float %15, float 0.000000e+00, float 1.000000e+00)
%34 = call float @llvm.AMDIL.clamp.(float %23, float 0.000000e+00, float 1.000000e+00) %34 = call float @llvm.AMDGPU.clamp.f32(float %23, float 0.000000e+00, float 1.000000e+00)
%35 = call float @llvm.AMDIL.clamp.(float %31, float 0.000000e+00, float 1.000000e+00) %35 = call float @llvm.AMDGPU.clamp.f32(float %31, float 0.000000e+00, float 1.000000e+00)
%36 = insertelement <4 x float> undef, float %32, i32 0 %36 = insertelement <4 x float> undef, float %32, i32 0
%37 = insertelement <4 x float> %36, float %33, i32 1 %37 = insertelement <4 x float> %36, float %33, i32 1
%38 = insertelement <4 x float> %37, float %34, i32 2 %38 = insertelement <4 x float> %37, float %34, i32 2
%39 = insertelement <4 x float> %38, float %35, i32 3 %39 = insertelement <4 x float> %38, float %35, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %39, i32 0, i32 0) call void @llvm.R600.store.swizzle(<4 x float> %39, i32 0, i32 0)
ret void ret void
} }
declare float @llvm.AMDIL.clamp.(float, float, float) readnone declare float @llvm.AMDGPU.clamp.f32(float, float, float) readnone
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)

test/CodeGen/AMDGPU/load-input-fold.ll

Show First 20 Lines • Show All 98 Lines • ▼ Show 20 Lines
; Function Attrs: readonly ; Function Attrs: readonly
declare float @fabs(float) #2 declare float @fabs(float) #2
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.AMDGPU.rsq(float) #1 declare float @llvm.AMDGPU.rsq(float) #1
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.AMDIL.clamp.(float, float, float) #1 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #1
; Function Attrs: nounwind readonly ; Function Attrs: nounwind readonly
declare float @llvm.pow.f32(float, float) #3 declare float @llvm.pow.f32(float, float) #3
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { "ShaderType"="1" } attributes #0 = { "ShaderType"="1" }
attributes #1 = { readnone } attributes #1 = { readnone }
attributes #2 = { readonly } attributes #2 = { readonly }
attributes #3 = { nounwind readonly } attributes #3 = { nounwind readonly }

test/CodeGen/AMDGPU/schedule-fs-loop-nested-if.ll

Show All 38 Lines
ELSE: ; preds = %main_body ELSE: ; preds = %main_body
br i1 %26, label %ENDIF, label %ELSE17 br i1 %26, label %ENDIF, label %ELSE17
ENDIF: ; preds = %ELSE17, %ELSE, %IF ENDIF: ; preds = %ELSE17, %ELSE, %IF
%temp1.0 = phi float [ %., %IF ], [ %48, %ELSE17 ], [ 0.000000e+00, %ELSE ] %temp1.0 = phi float [ %., %IF ], [ %48, %ELSE17 ], [ 0.000000e+00, %ELSE ]
%temp2.0 = phi float [ 0.000000e+00, %IF ], [ %49, %ELSE17 ], [ 1.000000e+00, %ELSE ] %temp2.0 = phi float [ 0.000000e+00, %IF ], [ %49, %ELSE17 ], [ 1.000000e+00, %ELSE ]
%temp.0 = phi float [ %.18, %IF ], [ %47, %ELSE17 ], [ 0.000000e+00, %ELSE ] %temp.0 = phi float [ %.18, %IF ], [ %47, %ELSE17 ], [ 0.000000e+00, %ELSE ]
%27 = call float @llvm.AMDIL.clamp.(float %temp.0, float 0.000000e+00, float 1.000000e+00) %27 = call float @llvm.AMDGPU.clamp.f32(float %temp.0, float 0.000000e+00, float 1.000000e+00)
%28 = call float @llvm.AMDIL.clamp.(float %temp1.0, float 0.000000e+00, float 1.000000e+00) %28 = call float @llvm.AMDGPU.clamp.f32(float %temp1.0, float 0.000000e+00, float 1.000000e+00)
%29 = call float @llvm.AMDIL.clamp.(float %temp2.0, float 0.000000e+00, float 1.000000e+00) %29 = call float @llvm.AMDGPU.clamp.f32(float %temp2.0, float 0.000000e+00, float 1.000000e+00)
%30 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %30 = call float @llvm.AMDGPU.clamp.f32(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
%31 = insertelement <4 x float> undef, float %27, i32 0 %31 = insertelement <4 x float> undef, float %27, i32 0
%32 = insertelement <4 x float> %31, float %28, i32 1 %32 = insertelement <4 x float> %31, float %28, i32 1
%33 = insertelement <4 x float> %32, float %29, i32 2 %33 = insertelement <4 x float> %32, float %29, i32 2
%34 = insertelement <4 x float> %33, float %30, i32 3 %34 = insertelement <4 x float> %33, float %30, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %34, i32 0, i32 0) call void @llvm.R600.store.swizzle(<4 x float> %34, i32 0, i32 0)
ret void ret void
ELSE17: ; preds = %ELSE ELSE17: ; preds = %ELSE
Show All 10 LinesELSE17: ; preds = %ELSE
%45 = fadd float %42, 0x3FC99999A0000000 %45 = fadd float %42, 0x3FC99999A0000000
%46 = fadd float %43, 0x3FC99999A0000000 %46 = fadd float %43, 0x3FC99999A0000000
%47 = fadd float %44, 0x3FC99999A0000000 %47 = fadd float %44, 0x3FC99999A0000000
%48 = fadd float %45, 0x3FC99999A0000000 %48 = fadd float %45, 0x3FC99999A0000000
%49 = fadd float %46, 0x3FC99999A0000000 %49 = fadd float %46, 0x3FC99999A0000000
br label %ENDIF br label %ENDIF
} }
declare float @llvm.AMDIL.clamp.(float, float, float) #0 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #0
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { readnone } attributes #0 = { readnone }
attributes #1 = { "ShaderType"="1" } attributes #1 = { "ShaderType"="1" }

test/CodeGen/AMDGPU/schedule-fs-loop-nested.ll

Show All 37 LinesLOOP: ; preds = %IF31, %main_body
%25 = icmp sge i32 %23, %24 %25 = icmp sge i32 %23, %24
%26 = sext i1 %25 to i32 %26 = sext i1 %25 to i32
%27 = bitcast i32 %26 to float %27 = bitcast i32 %26 to float
%28 = bitcast float %27 to i32 %28 = bitcast float %27 to i32
%29 = icmp ne i32 %28, 0 %29 = icmp ne i32 %28, 0
br i1 %29, label %IF, label %LOOP29 br i1 %29, label %IF, label %LOOP29
IF: ; preds = %LOOP IF: ; preds = %LOOP
%30 = call float @llvm.AMDIL.clamp.(float %temp4.0, float 0.000000e+00, float 1.000000e+00) %30 = call float @llvm.AMDGPU.clamp.f32(float %temp4.0, float 0.000000e+00, float 1.000000e+00)
%31 = call float @llvm.AMDIL.clamp.(float %temp5.0, float 0.000000e+00, float 1.000000e+00) %31 = call float @llvm.AMDGPU.clamp.f32(float %temp5.0, float 0.000000e+00, float 1.000000e+00)
%32 = call float @llvm.AMDIL.clamp.(float %temp6.0, float 0.000000e+00, float 1.000000e+00) %32 = call float @llvm.AMDGPU.clamp.f32(float %temp6.0, float 0.000000e+00, float 1.000000e+00)
%33 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %33 = call float @llvm.AMDGPU.clamp.f32(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
%34 = insertelement <4 x float> undef, float %30, i32 0 %34 = insertelement <4 x float> undef, float %30, i32 0
%35 = insertelement <4 x float> %34, float %31, i32 1 %35 = insertelement <4 x float> %34, float %31, i32 1
%36 = insertelement <4 x float> %35, float %32, i32 2 %36 = insertelement <4 x float> %35, float %32, i32 2
%37 = insertelement <4 x float> %36, float %33, i32 3 %37 = insertelement <4 x float> %36, float %33, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %37, i32 0, i32 0) call void @llvm.R600.store.swizzle(<4 x float> %37, i32 0, i32 0)
ret void ret void
LOOP29: ; preds = %LOOP, %ENDIF30 LOOP29: ; preds = %LOOP, %ENDIF30
Show All 18 Lines
ENDIF30: ; preds = %LOOP29 ENDIF30: ; preds = %LOOP29
%48 = bitcast float %temp20.0 to i32 %48 = bitcast float %temp20.0 to i32
%49 = add i32 %48, 1 %49 = add i32 %48, 1
%50 = bitcast i32 %49 to float %50 = bitcast i32 %49 to float
br label %LOOP29 br label %LOOP29
} }
declare float @llvm.AMDIL.clamp.(float, float, float) #0 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #0
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { readnone } attributes #0 = { readnone }

test/CodeGen/AMDGPU/schedule-fs-loop.ll

Show All 24 LinesLOOP: ; preds = %ENDIF, %main_body
%12 = icmp sge i32 %10, %11 %12 = icmp sge i32 %10, %11
%13 = sext i1 %12 to i32 %13 = sext i1 %12 to i32
%14 = bitcast i32 %13 to float %14 = bitcast i32 %13 to float
%15 = bitcast float %14 to i32 %15 = bitcast float %14 to i32
%16 = icmp ne i32 %15, 0 %16 = icmp ne i32 %15, 0
br i1 %16, label %IF, label %ENDIF br i1 %16, label %IF, label %ENDIF
IF: ; preds = %LOOP IF: ; preds = %LOOP
%17 = call float @llvm.AMDIL.clamp.(float %temp4.0, float 0.000000e+00, float 1.000000e+00) %17 = call float @llvm.AMDGPU.clamp.f32(float %temp4.0, float 0.000000e+00, float 1.000000e+00)
%18 = call float @llvm.AMDIL.clamp.(float %temp5.0, float 0.000000e+00, float 1.000000e+00) %18 = call float @llvm.AMDGPU.clamp.f32(float %temp5.0, float 0.000000e+00, float 1.000000e+00)
%19 = call float @llvm.AMDIL.clamp.(float %temp6.0, float 0.000000e+00, float 1.000000e+00) %19 = call float @llvm.AMDGPU.clamp.f32(float %temp6.0, float 0.000000e+00, float 1.000000e+00)
%20 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %20 = call float @llvm.AMDGPU.clamp.f32(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
%21 = insertelement <4 x float> undef, float %17, i32 0 %21 = insertelement <4 x float> undef, float %17, i32 0
%22 = insertelement <4 x float> %21, float %18, i32 1 %22 = insertelement <4 x float> %21, float %18, i32 1
%23 = insertelement <4 x float> %22, float %19, i32 2 %23 = insertelement <4 x float> %22, float %19, i32 2
%24 = insertelement <4 x float> %23, float %20, i32 3 %24 = insertelement <4 x float> %23, float %20, i32 3
call void @llvm.R600.store.swizzle(<4 x float> %24, i32 0, i32 0) call void @llvm.R600.store.swizzle(<4 x float> %24, i32 0, i32 0)
ret void ret void
ENDIF: ; preds = %LOOP ENDIF: ; preds = %LOOP
%25 = bitcast float %temp8.0 to i32 %25 = bitcast float %temp8.0 to i32
%26 = add i32 %25, 1 %26 = add i32 %25, 1
%27 = bitcast i32 %26 to float %27 = bitcast i32 %26 to float
br label %LOOP br label %LOOP
} }
declare float @llvm.AMDIL.clamp.(float, float, float) #0 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #0
declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32) declare void @llvm.R600.store.swizzle(<4 x float>, i32, i32)
attributes #0 = { readnone } attributes #0 = { readnone }

test/CodeGen/AMDGPU/sgpr-copy.ll

Show First 20 Lines • Show All 94 Lines • ▼ Show 20 Linesmain_body:
%tmp73 = sext i1 %tmp72 to i32 %tmp73 = sext i1 %tmp72 to i32
%tmp74 = bitcast i32 %tmp73 to float %tmp74 = bitcast i32 %tmp73 to float
%tmp75 = bitcast float %tmp74 to i32 %tmp75 = bitcast float %tmp74 to i32
%tmp76 = icmp ne i32 %tmp75, 0 %tmp76 = icmp ne i32 %tmp75, 0
br i1 %tmp76, label %IF, label %ENDIF br i1 %tmp76, label %IF, label %ENDIF
IF: ; preds = %main_body IF: ; preds = %main_body
%tmp77 = fsub float -0.000000e+00, %tmp69 %tmp77 = fsub float -0.000000e+00, %tmp69
%tmp78 = call float @llvm.AMDIL.exp.(float %tmp77) %tmp78 = call float @llvm.exp2.f32(float %tmp77)
%tmp79 = fsub float -0.000000e+00, %tmp78 %tmp79 = fsub float -0.000000e+00, %tmp78
%tmp80 = fadd float 1.000000e+00, %tmp79 %tmp80 = fadd float 1.000000e+00, %tmp79
%tmp81 = fdiv float 1.000000e+00, %tmp69 %tmp81 = fdiv float 1.000000e+00, %tmp69
%tmp82 = fmul float %tmp80, %tmp81 %tmp82 = fmul float %tmp80, %tmp81
%tmp83 = fmul float %tmp31, %tmp82 %tmp83 = fmul float %tmp31, %tmp82
br label %ENDIF br label %ENDIF
ENDIF: ; preds = %IF, %main_body ENDIF: ; preds = %IF, %main_body
%temp4.0 = phi float [ %tmp83, %IF ], [ %tmp31, %main_body ] %temp4.0 = phi float [ %tmp83, %IF ], [ %tmp31, %main_body ]
%tmp84 = call float @fabs(float %tmp70) %tmp84 = call float @fabs(float %tmp70)
%tmp85 = fcmp olt float 0x3EE4F8B580000000, %tmp84 %tmp85 = fcmp olt float 0x3EE4F8B580000000, %tmp84
%tmp86 = sext i1 %tmp85 to i32 %tmp86 = sext i1 %tmp85 to i32
%tmp87 = bitcast i32 %tmp86 to float %tmp87 = bitcast i32 %tmp86 to float
%tmp88 = bitcast float %tmp87 to i32 %tmp88 = bitcast float %tmp87 to i32
%tmp89 = icmp ne i32 %tmp88, 0 %tmp89 = icmp ne i32 %tmp88, 0
br i1 %tmp89, label %IF25, label %ENDIF24 br i1 %tmp89, label %IF25, label %ENDIF24
IF25: ; preds = %ENDIF IF25: ; preds = %ENDIF
%tmp90 = fsub float -0.000000e+00, %tmp70 %tmp90 = fsub float -0.000000e+00, %tmp70
%tmp91 = call float @llvm.AMDIL.exp.(float %tmp90) %tmp91 = call float @llvm.exp2.f32(float %tmp90)
%tmp92 = fsub float -0.000000e+00, %tmp91 %tmp92 = fsub float -0.000000e+00, %tmp91
%tmp93 = fadd float 1.000000e+00, %tmp92 %tmp93 = fadd float 1.000000e+00, %tmp92
%tmp94 = fdiv float 1.000000e+00, %tmp70 %tmp94 = fdiv float 1.000000e+00, %tmp70
%tmp95 = fmul float %tmp93, %tmp94 %tmp95 = fmul float %tmp93, %tmp94
%tmp96 = fmul float %tmp35, %tmp95 %tmp96 = fmul float %tmp35, %tmp95
br label %ENDIF24 br label %ENDIF24
ENDIF24: ; preds = %IF25, %ENDIF ENDIF24: ; preds = %IF25, %ENDIF
▲ Show 20 Lines • Show All 73 Lines • ▼ Show 20 Lines
declare float @llvm.SI.fs.interp(i32, i32, i32, <2 x i32>) #1 declare float @llvm.SI.fs.interp(i32, i32, i32, <2 x i32>) #1
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare <4 x float> @llvm.SI.sample.v2i32(<2 x i32>, <8 x i32>, <16 x i8>, i32) #1 declare <4 x float> @llvm.SI.sample.v2i32(<2 x i32>, <8 x i32>, <16 x i8>, i32) #1
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.amdgcn.rsq.f32(float) #3 declare float @llvm.amdgcn.rsq.f32(float) #3
; Function Attrs: readnone declare float @llvm.exp2.f32(float) #1
declare float @llvm.AMDIL.exp.(float) #3
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare float @llvm.pow.f32(float, float) #1 declare float @llvm.pow.f32(float, float) #1
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare i32 @llvm.SI.packf16(float, float) #1 declare i32 @llvm.SI.packf16(float, float) #1
; This checks for a bug in the FixSGPRCopies pass where VReg96 ; This checks for a bug in the FixSGPRCopies pass where VReg96
▲ Show 20 Lines • Show All 151 Lines • Show Last 20 Lines

test/CodeGen/AMDGPU/si-sgpr-spill.ll

Show First 20 Lines • Show All 840 Lines • ▼ Show 20 Linesmain_body:
%tmp188 = call float @llvm.SI.fs.interp(i32 1, i32 6, i32 %arg4, <2 x i32> %arg6) %tmp188 = call float @llvm.SI.fs.interp(i32 1, i32 6, i32 %arg4, <2 x i32> %arg6)
%tmp189 = call float @llvm.SI.fs.interp(i32 2, i32 6, i32 %arg4, <2 x i32> %arg6) %tmp189 = call float @llvm.SI.fs.interp(i32 2, i32 6, i32 %arg4, <2 x i32> %arg6)
%tmp190 = call float @llvm.SI.fs.interp(i32 3, i32 6, i32 %arg4, <2 x i32> %arg6) %tmp190 = call float @llvm.SI.fs.interp(i32 3, i32 6, i32 %arg4, <2 x i32> %arg6)
%tmp191 = call float @llvm.SI.fs.interp(i32 0, i32 7, i32 %arg4, <2 x i32> %arg6) %tmp191 = call float @llvm.SI.fs.interp(i32 0, i32 7, i32 %arg4, <2 x i32> %arg6)
%tmp192 = call float @llvm.SI.fs.interp(i32 1, i32 7, i32 %arg4, <2 x i32> %arg6) %tmp192 = call float @llvm.SI.fs.interp(i32 1, i32 7, i32 %arg4, <2 x i32> %arg6)
%tmp193 = call float @llvm.SI.fs.interp(i32 2, i32 7, i32 %arg4, <2 x i32> %arg6) %tmp193 = call float @llvm.SI.fs.interp(i32 2, i32 7, i32 %arg4, <2 x i32> %arg6)
%tmp194 = call float @llvm.SI.fs.interp(i32 3, i32 7, i32 %arg4, <2 x i32> %arg6) %tmp194 = call float @llvm.SI.fs.interp(i32 3, i32 7, i32 %arg4, <2 x i32> %arg6)
%tmp195 = fmul float %arg14, %tmp123 %tmp195 = fmul float %arg14, %tmp123
%tmp196 = fadd float %tmp195, %tmp124 %tmp196 = fadd float %tmp195, %t<mp124
%tmp197 = call float @llvm.AMDIL.clamp.(float %tmp162, float 0.000000e+00, float 1.000000e+00) %tmp197 = call float @llvm.AMDGPU.clamp.f32(float %tmp162, float 0.000000e+00, float 1.000000e+00)
%tmp198 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %tmp198 = call float @llvm.AMDGPU.clamp.f32(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
%tmp199 = call float @llvm.AMDIL.clamp.(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00) %tmp199 = call float @llvm.AMDGPU.clamp.f32(float 0.000000e+00, float 0.000000e+00, float 1.000000e+00)
%tmp200 = call float @llvm.AMDIL.clamp.(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00) %tmp200 = call float @llvm.AMDGPU.clamp.f32(float 1.000000e+00, float 0.000000e+00, float 1.000000e+00)
%tmp201 = bitcast float %tmp197 to i32 %tmp201 = bitcast float %tmp197 to i32
%tmp202 = icmp ne i32 %tmp201, 0 %tmp202 = icmp ne i32 %tmp201, 0
%. = select i1 %tmp202, float -1.000000e+00, float 1.000000e+00 %. = select i1 %tmp202, float -1.000000e+00, float 1.000000e+00
%tmp203 = fsub float -0.000000e+00, %tmp163 %tmp203 = fsub float -0.000000e+00, %tmp163
%tmp204 = fadd float %tmp43, %tmp203 %tmp204 = fadd float %tmp43, %tmp203
%tmp205 = fsub float -0.000000e+00, %tmp164 %tmp205 = fsub float -0.000000e+00, %tmp164
%tmp206 = fadd float %tmp44, %tmp205 %tmp206 = fadd float %tmp44, %tmp205
%tmp207 = fsub float -0.000000e+00, %tmp165 %tmp207 = fsub float -0.000000e+00, %tmp165
Show All 39 Linesmain_body:
%tmp240 = fadd float %tmp239, %tmp238 %tmp240 = fadd float %tmp239, %tmp238
%tmp241 = fmul float %tmp217, %tmp188 %tmp241 = fmul float %tmp217, %tmp188
%tmp242 = fadd float %tmp240, %tmp241 %tmp242 = fadd float %tmp240, %tmp241
%tmp243 = fmul float %tmp215, %tmp189 %tmp243 = fmul float %tmp215, %tmp189
%tmp244 = fmul float %tmp216, %tmp190 %tmp244 = fmul float %tmp216, %tmp190
%tmp245 = fadd float %tmp244, %tmp243 %tmp245 = fadd float %tmp244, %tmp243
%tmp246 = fmul float %tmp217, %tmp191 %tmp246 = fmul float %tmp217, %tmp191
%tmp247 = fadd float %tmp245, %tmp246 %tmp247 = fadd float %tmp245, %tmp246
%tmp248 = call float @llvm.AMDIL.clamp.(float %tmp247, float 0.000000e+00, float 1.000000e+00) %tmp248 = call float @llvm.AMDGPU.clamp.f32(float %tmp247, float 0.000000e+00, float 1.000000e+00)
%tmp249 = fmul float %tmp213, 0x3F5A36E2E0000000 %tmp249 = fmul float %tmp213, 0x3F5A36E2E0000000
%tmp250 = call float @llvm.AMDIL.clamp.(float %tmp249, float 0.000000e+00, float 1.000000e+00) %tmp250 = call float @llvm.AMDGPU.clamp.f32(float %tmp249, float 0.000000e+00, float 1.000000e+00)
%tmp251 = fsub float -0.000000e+00, %tmp250 %tmp251 = fsub float -0.000000e+00, %tmp250
%tmp252 = fadd float 1.000000e+00, %tmp251 %tmp252 = fadd float 1.000000e+00, %tmp251
%tmp253 = call float @llvm.pow.f32(float %tmp248, float 2.500000e-01) %tmp253 = call float @llvm.pow.f32(float %tmp248, float 2.500000e-01)
%tmp254 = fmul float %tmp38, %tmp253 %tmp254 = fmul float %tmp38, %tmp253
%tmp255 = fmul float %tmp237, %tmp254 %tmp255 = fmul float %tmp237, %tmp254
%tmp256 = fmul float %tmp242, %tmp254 %tmp256 = fmul float %tmp242, %tmp254
%tmp257 = fmul float %tmp255, %tmp229 %tmp257 = fmul float %tmp255, %tmp229
%tmp258 = fmul float %tmp256, %tmp229 %tmp258 = fmul float %tmp256, %tmp229
▲ Show 20 Lines • Show All 193 Lines • ▼ Show 20 LinesIF189: ; preds = %LOOP
%tmp421 = fadd float %tmp420, %tmp405 %tmp421 = fadd float %tmp420, %tmp405
%tmp422 = fmul float %tmp419, %tmp413 %tmp422 = fmul float %tmp419, %tmp413
%tmp423 = fadd float %tmp422, %tmp407 %tmp423 = fadd float %tmp422, %tmp407
%tmp424 = fmul float %tmp421, %tmp421 %tmp424 = fmul float %tmp421, %tmp421
%tmp425 = fmul float %tmp423, %tmp423 %tmp425 = fmul float %tmp423, %tmp423
%tmp426 = fadd float %tmp424, %tmp425 %tmp426 = fadd float %tmp424, %tmp425
%tmp427 = fsub float -0.000000e+00, %tmp426 %tmp427 = fsub float -0.000000e+00, %tmp426
%tmp428 = fadd float 0x3FF00068E0000000, %tmp427 %tmp428 = fadd float 0x3FF00068E0000000, %tmp427
%tmp429 = call float @llvm.AMDIL.clamp.(float %tmp428, float 0.000000e+00, float 1.000000e+00) %tmp429 = call float @llvm.AMDGPU.clamp.f32(float %tmp428, float 0.000000e+00, float 1.000000e+00)
%tmp430 = call float @llvm.amdgcn.rsq.f32(float %tmp429) %tmp430 = call float @llvm.amdgcn.rsq.f32(float %tmp429)
%tmp431 = fmul float %tmp430, %tmp429 %tmp431 = fmul float %tmp430, %tmp429
%tmp432 = fsub float -0.000000e+00, %tmp429 %tmp432 = fsub float -0.000000e+00, %tmp429
%cmp = fcmp ogt float 0.000000e+00, %tmp432 %cmp = fcmp ogt float 0.000000e+00, %tmp432
%tmp433 = select i1 %cmp, float %tmp431, float 0.000000e+00 %tmp433 = select i1 %cmp, float %tmp431, float 0.000000e+00
%tmp434 = fmul float %tmp183, %tmp421 %tmp434 = fmul float %tmp183, %tmp421
%tmp435 = fmul float %tmp184, %tmp421 %tmp435 = fmul float %tmp184, %tmp421
%tmp436 = fmul float %tmp185, %tmp421 %tmp436 = fmul float %tmp185, %tmp421
▲ Show 20 Lines • Show All 60 Lines • ▼ Show 20 LinesENDIF197: ; preds = %IF198, %IF189
%tmp156.bc = bitcast <16 x i8> %tmp156 to <4 x i32> %tmp156.bc = bitcast <16 x i8> %tmp156 to <4 x i32>
%tmp487 = call <4 x float> @llvm.SI.image.sample.v2i32(<2 x i32> %tmp486, <8 x i32> %tmp154, <4 x i32> %tmp156.bc, i32 15, i32 0, i32 0, i32 0, i32 0, i32 0, i32 0, i32 0) %tmp487 = call <4 x float> @llvm.SI.image.sample.v2i32(<2 x i32> %tmp486, <8 x i32> %tmp154, <4 x i32> %tmp156.bc, i32 15, i32 0, i32 0, i32 0, i32 0, i32 0, i32 0, i32 0)
%tmp488 = extractelement <4 x float> %tmp487, i32 0 %tmp488 = extractelement <4 x float> %tmp487, i32 0
%tmp489 = extractelement <4 x float> %tmp487, i32 1 %tmp489 = extractelement <4 x float> %tmp487, i32 1
%tmp490 = extractelement <4 x float> %tmp487, i32 2 %tmp490 = extractelement <4 x float> %tmp487, i32 2
%tmp491 = extractelement <4 x float> %tmp487, i32 3 %tmp491 = extractelement <4 x float> %tmp487, i32 3
%tmp492 = fmul float %tmp491, 3.200000e+01 %tmp492 = fmul float %tmp491, 3.200000e+01
%tmp493 = fadd float %tmp492, -1.600000e+01 %tmp493 = fadd float %tmp492, -1.600000e+01
%tmp494 = call float @llvm.AMDIL.exp.(float %tmp493) %tmp494 = call float @llvm.exp2.f32(float %tmp493)
%tmp495 = fmul float %tmp488, %tmp494 %tmp495 = fmul float %tmp488, %tmp494
%tmp496 = fmul float %tmp489, %tmp494 %tmp496 = fmul float %tmp489, %tmp494
%tmp497 = fmul float %tmp490, %tmp494 %tmp497 = fmul float %tmp490, %tmp494
%tmp498 = fmul float %tmp27, %tmp495 %tmp498 = fmul float %tmp27, %tmp495
%tmp499 = fadd float %tmp498, %tmp192 %tmp499 = fadd float %tmp498, %tmp192
%tmp500 = fmul float %tmp28, %tmp496 %tmp500 = fmul float %tmp28, %tmp496
%tmp501 = fadd float %tmp500, %tmp193 %tmp501 = fadd float %tmp500, %tmp193
%tmp502 = fmul float %tmp29, %tmp497 %tmp502 = fmul float %tmp29, %tmp497
Show All 26 LinesENDIF197: ; preds = %IF198, %IF189
%tmp529 = fsub float -0.000000e+00, %tmp71 %tmp529 = fsub float -0.000000e+00, %tmp71
%tmp530 = fsub float -0.000000e+00, %tmp72 %tmp530 = fsub float -0.000000e+00, %tmp72
%tmp531 = fsub float -0.000000e+00, %tmp73 %tmp531 = fsub float -0.000000e+00, %tmp73
%tmp532 = fmul float %temp12.0, %tmp529 %tmp532 = fmul float %temp12.0, %tmp529
%tmp533 = fmul float %temp13.0, %tmp530 %tmp533 = fmul float %temp13.0, %tmp530
%tmp534 = fadd float %tmp533, %tmp532 %tmp534 = fadd float %tmp533, %tmp532
%tmp535 = fmul float %temp14.0, %tmp531 %tmp535 = fmul float %temp14.0, %tmp531
%tmp536 = fadd float %tmp534, %tmp535 %tmp536 = fadd float %tmp534, %tmp535
%tmp537 = call float @llvm.AMDIL.clamp.(float %tmp536, float 0.000000e+00, float 1.000000e+00) %tmp537 = call float @llvm.AMDGPU.clamp.f32(float %tmp536, float 0.000000e+00, float 1.000000e+00)
%tmp538 = fmul float %tmp364, %tmp537 %tmp538 = fmul float %tmp364, %tmp537
%tmp539 = fmul float %tmp365, %tmp537 %tmp539 = fmul float %tmp365, %tmp537
%tmp540 = fmul float %tmp366, %tmp537 %tmp540 = fmul float %tmp366, %tmp537
%tmp541 = fmul float %tmp538, %tmp68 %tmp541 = fmul float %tmp538, %tmp68
%tmp542 = fmul float %tmp539, %tmp69 %tmp542 = fmul float %tmp539, %tmp69
%tmp543 = fmul float %tmp540, %tmp70 %tmp543 = fmul float %tmp540, %tmp70
%tmp544 = fsub float -0.000000e+00, %tmp163 %tmp544 = fsub float -0.000000e+00, %tmp163
%tmp545 = fadd float %tmp96, %tmp544 %tmp545 = fadd float %tmp96, %tmp544
▲ Show 20 Lines • Show All 130 Lines • ▼ Show 20 LinesENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
%tmp644 = fadd float %tmp643, %temp71.0 %tmp644 = fadd float %tmp643, %temp71.0
%tmp645 = fmul float %tmp608, %temp52.0 %tmp645 = fmul float %tmp608, %temp52.0
%tmp646 = fadd float %tmp645, %temp54.0 %tmp646 = fadd float %tmp645, %temp54.0
%tmp647 = fmul float %tmp615, %temp53.0 %tmp647 = fmul float %tmp615, %temp53.0
%tmp648 = fadd float %tmp647, %temp55.0 %tmp648 = fadd float %tmp647, %temp55.0
%tmp649 = fadd float %temp80.0, -1.000000e+00 %tmp649 = fadd float %temp80.0, -1.000000e+00
%tmp650 = fmul float %tmp649, %tmp76 %tmp650 = fmul float %tmp649, %tmp76
%tmp651 = fadd float %tmp650, 1.000000e+00 %tmp651 = fadd float %tmp650, 1.000000e+00
%tmp652 = call float @llvm.AMDIL.clamp.(float %tmp651, float 0.000000e+00, float 1.000000e+00) %tmp652 = call float @llvm.AMDGPU.clamp.f32(float %tmp651, float 0.000000e+00, float 1.000000e+00)
%tmp653 = bitcast float %tmp642 to i32 %tmp653 = bitcast float %tmp642 to i32
%tmp654 = bitcast float %tmp644 to i32 %tmp654 = bitcast float %tmp644 to i32
%tmp655 = bitcast float 0.000000e+00 to i32 %tmp655 = bitcast float 0.000000e+00 to i32
%tmp656 = insertelement <4 x i32> undef, i32 %tmp653, i32 0 %tmp656 = insertelement <4 x i32> undef, i32 %tmp653, i32 0
%tmp657 = insertelement <4 x i32> %tmp656, i32 %tmp654, i32 1 %tmp657 = insertelement <4 x i32> %tmp656, i32 %tmp654, i32 1
%tmp658 = insertelement <4 x i32> %tmp657, i32 %tmp655, i32 2 %tmp658 = insertelement <4 x i32> %tmp657, i32 %tmp655, i32 2
%tmp659 = insertelement <4 x i32> %tmp658, i32 undef, i32 3 %tmp659 = insertelement <4 x i32> %tmp658, i32 undef, i32 3
%tmp128.bc = bitcast <16 x i8> %tmp128 to <4 x i32> %tmp128.bc = bitcast <16 x i8> %tmp128 to <4 x i32>
Show All 19 LinesENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
%tmp679 = fsub float -0.000000e+00, %tmp677 %tmp679 = fsub float -0.000000e+00, %tmp677
%tmp680 = fadd float %tmp661, %tmp679 %tmp680 = fadd float %tmp661, %tmp679
%tmp681 = fsub float -0.000000e+00, %tmp678 %tmp681 = fsub float -0.000000e+00, %tmp678
%tmp682 = fadd float %tmp671, %tmp681 %tmp682 = fadd float %tmp671, %tmp681
%tmp683 = fmul float %tmp640, %temp88.0 %tmp683 = fmul float %tmp640, %temp88.0
%tmp684 = fadd float %tmp683, %temp89.0 %tmp684 = fadd float %tmp683, %temp89.0
%tmp685 = fmul float %tmp640, %temp90.0 %tmp685 = fmul float %tmp640, %temp90.0
%tmp686 = fadd float %tmp685, %temp91.0 %tmp686 = fadd float %tmp685, %temp91.0
%tmp687 = call float @llvm.AMDIL.clamp.(float %tmp684, float 0.000000e+00, float 1.000000e+00) %tmp687 = call float @llvm.AMDGPU.clamp.f32(float %tmp684, float 0.000000e+00, float 1.000000e+00)
%tmp688 = call float @llvm.AMDIL.clamp.(float %tmp686, float 0.000000e+00, float 1.000000e+00) %tmp688 = call float @llvm.AMDGPU.clamp.f32(float %tmp686, float 0.000000e+00, float 1.000000e+00)
%tmp689 = fsub float -0.000000e+00, %tmp687 %tmp689 = fsub float -0.000000e+00, %tmp687
%tmp690 = fadd float %tmp661, %tmp689 %tmp690 = fadd float %tmp661, %tmp689
%tmp691 = fsub float -0.000000e+00, %tmp688 %tmp691 = fsub float -0.000000e+00, %tmp688
%tmp692 = fadd float %tmp671, %tmp691 %tmp692 = fadd float %tmp671, %tmp691
%tmp693 = fmul float %tmp661, %tmp661 %tmp693 = fmul float %tmp661, %tmp661
%tmp694 = fmul float %tmp671, %tmp671 %tmp694 = fmul float %tmp671, %tmp671
%tmp695 = fsub float -0.000000e+00, %tmp693 %tmp695 = fsub float -0.000000e+00, %tmp693
%tmp696 = fadd float %tmp680, %tmp695 %tmp696 = fadd float %tmp680, %tmp695
Show All 25 LinesENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
%temp28.0 = select i1 %tmp720, float 1.000000e+00, float %tmp710 %temp28.0 = select i1 %tmp720, float 1.000000e+00, float %tmp710
%one.sub.a.i25 = fsub float 1.000000e+00, %tmp652 %one.sub.a.i25 = fsub float 1.000000e+00, %tmp652
%one.sub.ac.i26 = fmul float %one.sub.a.i25, %.229 %one.sub.ac.i26 = fmul float %one.sub.a.i25, %.229
%mul.i27 = fmul float %temp28.0, %.229 %mul.i27 = fmul float %temp28.0, %.229
%result.i28 = fadd float %mul.i27, %one.sub.ac.i26 %result.i28 = fadd float %mul.i27, %one.sub.ac.i26
%tmp721 = call float @llvm.pow.f32(float %result.i28, float %tmp75) %tmp721 = call float @llvm.pow.f32(float %result.i28, float %tmp75)
%tmp722 = fmul float %tmp721, %tmp78 %tmp722 = fmul float %tmp721, %tmp78
%tmp723 = fadd float %tmp722, %tmp79 %tmp723 = fadd float %tmp722, %tmp79
%tmp724 = call float @llvm.AMDIL.clamp.(float %tmp723, float 0.000000e+00, float 1.000000e+00) %tmp724 = call float @llvm.AMDGPU.clamp.f32(float %tmp723, float 0.000000e+00, float 1.000000e+00)
%tmp725 = fmul float %tmp724, %tmp724 %tmp725 = fmul float %tmp724, %tmp724
%tmp726 = fmul float 2.000000e+00, %tmp724 %tmp726 = fmul float 2.000000e+00, %tmp724
%tmp727 = fsub float -0.000000e+00, %tmp726 %tmp727 = fsub float -0.000000e+00, %tmp726
%tmp728 = fadd float 3.000000e+00, %tmp727 %tmp728 = fadd float 3.000000e+00, %tmp727
%tmp729 = fmul float %tmp725, %tmp728 %tmp729 = fmul float %tmp725, %tmp728
%tmp730 = fmul float %tmp541, %tmp729 %tmp730 = fmul float %tmp541, %tmp729
%tmp731 = fmul float %tmp542, %tmp729 %tmp731 = fmul float %tmp542, %tmp729
%tmp732 = fmul float %tmp543, %tmp729 %tmp732 = fmul float %tmp543, %tmp729
Show All 23 LinesENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
%tmp746 = fmul float %temp13.0, %tmp216 %tmp746 = fmul float %temp13.0, %tmp216
%tmp747 = fadd float %tmp746, %tmp745 %tmp747 = fadd float %tmp746, %tmp745
%tmp748 = fmul float %temp14.0, %tmp217 %tmp748 = fmul float %temp14.0, %tmp217
%tmp749 = fadd float %tmp747, %tmp748 %tmp749 = fadd float %tmp747, %tmp748
%tmp750 = call float @fabs(float %tmp749) %tmp750 = call float @fabs(float %tmp749)
%tmp751 = fmul float %tmp750, %tmp750 %tmp751 = fmul float %tmp750, %tmp750
%tmp752 = fmul float %tmp751, %tmp49 %tmp752 = fmul float %tmp751, %tmp49
%tmp753 = fadd float %tmp752, %tmp50 %tmp753 = fadd float %tmp752, %tmp50
%tmp754 = call float @llvm.AMDIL.clamp.(float %tmp753, float 0.000000e+00, float 1.000000e+00) %tmp754 = call float @llvm.AMDGPU.clamp.f32(float %tmp753, float 0.000000e+00, float 1.000000e+00)
%tmp755 = fsub float -0.000000e+00, %tmp754 %tmp755 = fsub float -0.000000e+00, %tmp754
%tmp756 = fadd float 1.000000e+00, %tmp755 %tmp756 = fadd float 1.000000e+00, %tmp755
%tmp757 = fmul float %tmp32, %tmp756 %tmp757 = fmul float %tmp32, %tmp756
%tmp758 = fmul float %tmp32, %tmp756 %tmp758 = fmul float %tmp32, %tmp756
%tmp759 = fmul float %tmp32, %tmp756 %tmp759 = fmul float %tmp32, %tmp756
%tmp760 = fmul float %tmp33, %tmp756 %tmp760 = fmul float %tmp33, %tmp756
%one.sub.a.i11 = fsub float 1.000000e+00, %tmp757 %one.sub.a.i11 = fsub float 1.000000e+00, %tmp757
%one.sub.ac.i12 = fmul float %one.sub.a.i11, %tmp742 %one.sub.ac.i12 = fmul float %one.sub.a.i11, %tmp742
Show All 20 LinesENDIF209: ; preds = %ELSE214, %ELSE211, %ENDIF200
%tmp767 = fcmp uge float %tmp762, 6.550400e+04 %tmp767 = fcmp uge float %tmp762, 6.550400e+04
%tmp768 = select i1 %tmp767, float 6.550400e+04, float %tmp762 %tmp768 = select i1 %tmp767, float 6.550400e+04, float %tmp762
%tmp769 = fcmp uge float %tmp764, 6.550400e+04 %tmp769 = fcmp uge float %tmp764, 6.550400e+04
%tmp770 = select i1 %tmp769, float 6.550400e+04, float %tmp764 %tmp770 = select i1 %tmp769, float 6.550400e+04, float %tmp764
%tmp771 = fcmp uge float %tmp766, 6.550400e+04 %tmp771 = fcmp uge float %tmp766, 6.550400e+04
%tmp772 = select i1 %tmp771, float 6.550400e+04, float %tmp766 %tmp772 = select i1 %tmp771, float 6.550400e+04, float %tmp766
%tmp773 = fmul float %result.i2, %tmp51 %tmp773 = fmul float %result.i2, %tmp51
%tmp774 = fadd float %tmp773, %tmp52 %tmp774 = fadd float %tmp773, %tmp52
%tmp775 = call float @llvm.AMDIL.clamp.(float %tmp774, float 0.000000e+00, float 1.000000e+00) %tmp775 = call float @llvm.AMDGPU.clamp.f32(float %tmp774, float 0.000000e+00, float 1.000000e+00)
%tmp776 = call i32 @llvm.SI.packf16(float %tmp768, float %tmp770) %tmp776 = call i32 @llvm.SI.packf16(float %tmp768, float %tmp770)
%tmp777 = bitcast i32 %tmp776 to float %tmp777 = bitcast i32 %tmp776 to float
%tmp778 = call i32 @llvm.SI.packf16(float %tmp772, float %tmp775) %tmp778 = call i32 @llvm.SI.packf16(float %tmp772, float %tmp775)
%tmp779 = bitcast i32 %tmp778 to float %tmp779 = bitcast i32 %tmp778 to float
call void @llvm.SI.export(i32 15, i32 1, i32 1, i32 0, i32 1, float %tmp777, float %tmp779, float %tmp777, float %tmp779) call void @llvm.SI.export(i32 15, i32 1, i32 1, i32 0, i32 1, float %tmp777, float %tmp779, float %tmp777, float %tmp779)
ret void ret void
ELSE214: ; preds = %ELSE211 ELSE214: ; preds = %ELSE211
%tmp780 = fcmp olt float %tmp558, %tmp80 %tmp780 = fcmp olt float %tmp558, %tmp80
%tmp781 = sext i1 %tmp780 to i32 %tmp781 = sext i1 %tmp780 to i32
%tmp782 = bitcast i32 %tmp781 to float %tmp782 = bitcast i32 %tmp781 to float
%tmp783 = bitcast float %tmp782 to i32 %tmp783 = bitcast float %tmp782 to i32
%tmp784 = icmp ne i32 %tmp783, 0 %tmp784 = icmp ne i32 %tmp783, 0
%.230 = select i1 %tmp784, float %tmp103, float %tmp99 %.230 = select i1 %tmp784, float %tmp103, float %tmp99
%.231 = select i1 %tmp784, float %tmp104, float %tmp100 %.231 = select i1 %tmp784, float %tmp104, float %tmp100
%.232 = select i1 %tmp784, float %tmp105, float %tmp101 %.232 = select i1 %tmp784, float %tmp105, float %tmp101
%.233 = select i1 %tmp784, float %tmp106, float %tmp102 %.233 = select i1 %tmp784, float %tmp106, float %tmp102
br label %ENDIF209 br label %ENDIF209
} }
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.AMDIL.clamp.(float, float, float) #1 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #1
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare <4 x float> @llvm.SI.image.sample.v2i32(<2 x i32>, <8 x i32>, <4 x i32>, i32, i32, i32, i32, i32, i32, i32, i32) #2 declare <4 x float> @llvm.SI.image.sample.v2i32(<2 x i32>, <8 x i32>, <4 x i32>, i32, i32, i32, i32, i32, i32, i32, i32) #2
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare <4 x float> @llvm.SI.image.sample.l.v4i32(<4 x i32>, <8 x i32>, <4 x i32>, i32, i32, i32, i32, i32, i32, i32, i32) #2 declare <4 x float> @llvm.SI.image.sample.l.v4i32(<4 x i32>, <8 x i32>, <4 x i32>, i32, i32, i32, i32, i32, i32, i32, i32) #2
; Function Attrs: readnone declare float @llvm.exp2.f32(float) #2
declare float @llvm.AMDIL.exp.(float) #1
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare float @llvm.SI.load.const(<16 x i8>, i32) #2 declare float @llvm.SI.load.const(<16 x i8>, i32) #2
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare float @llvm.SI.fs.interp(i32, i32, i32, <2 x i32>) #2 declare float @llvm.SI.fs.interp(i32, i32, i32, <2 x i32>) #2
; Function Attrs: readnone ; Function Attrs: readnone
Show All 36 Lines

test/Transforms/StructurizeCFG/nested-loop-order.ll

Show First 20 Lines • Show All 61 Lines • ▼ Show 20 LinesENDIF28: ; preds = %ENDIF
%tmp36 = icmp sgt i32 %tmp20, 2 %tmp36 = icmp sgt i32 %tmp20, 2
br i1 %tmp36, label %ENDLOOP, label %LOOP.outer br i1 %tmp36, label %ENDLOOP, label %LOOP.outer
} }
; Function Attrs: nounwind readnone ; Function Attrs: nounwind readnone
declare <4 x float> @llvm.SI.vs.load.input(<16 x i8>, i32, i32) #1 declare <4 x float> @llvm.SI.vs.load.input(<16 x i8>, i32, i32) #1
; Function Attrs: readnone ; Function Attrs: readnone
declare float @llvm.AMDIL.clamp.(float, float, float) #2 declare float @llvm.AMDGPU.clamp.f32(float, float, float) #2
declare void @llvm.SI.export(i32, i32, i32, i32, i32, float, float, float, float) declare void @llvm.SI.export(i32, i32, i32, i32, i32, float, float, float, float)
attributes #0 = { "ShaderType"="1" "enable-no-nans-fp-math"="true" "unsafe-fp-math"="true" } attributes #0 = { "ShaderType"="1" "enable-no-nans-fp-math"="true" "unsafe-fp-math"="true" }
attributes #1 = { nounwind readnone } attributes #1 = { nounwind readnone }
attributes #2 = { readnone } attributes #2 = { readnone }
!0 = !{!1, !1, i64 0, i32 1} !0 = !{!1, !1, i64 0, i32 1}
!1 = !{!"const", null} !1 = !{!"const", null}