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Differential D54365

RegAllocFast: Remove early selection loop, the spill calculation will report cost 0 anyway for free regs
ClosedPublic

Authored by arsenm on Nov 9 2018, 4:31 PM.

Details

Reviewers
qcolombet
wmi
kparzysz
myatsina
javed.absar
MatzeB
Summary

The 2nd loop calculates spill costs but reports free registers as cost 0 anyway, so there is little benefit from having a separate early loop.

SUrprisingly this is not NFC, as many register are marked regDisabled so the first loop often picks up later registers unnecessarily instead of the first one available in the allocation order...

Diff Detail

Event Timeline

MatzeB created this revision.Nov 9 2018, 4:31 PM
Herald added subscribers: wdng, mcrosier. · View Herald TranscriptNov 9 2018, 4:31 PM
MatzeB added a comment.Nov 9 2018, 4:31 PM

This is part of my regallocfast rewrite series, see also D52010

MatzeB mentioned this in D52010: RegAllocFast: Rewrite and improve.Nov 9 2018, 4:41 PM
arsenm added a comment.Jan 9 2019, 8:40 PM

ping, I'm depending on this set of patches for D55301

qcolombet accepted this revision.Jan 23 2019, 1:30 PM
This revision is now accepted and ready to land.Jan 23 2019, 1:30 PM
arsenm commandeered this revision.Feb 22 2019, 1:29 PM
arsenm edited reviewers, added: MatzeB; removed: arsenm.
Herald added a project: Restricted Project. · View Herald TranscriptFeb 22 2019, 1:29 PM
Herald added a subscriber: jdoerfert. · View Herald Transcript
arsenm updated this revision to Diff 187977.Feb 22 2019, 1:30 PM

Test fixes

Herald added subscribers: jsji, atanasyan, nemanjai, sdardis. · View Herald TranscriptFeb 22 2019, 1:30 PM
arsenm updated this revision to Diff 190633.Mar 14 2019, 8:04 AM

Rebase test fixes

arsenm closed this revision.Mar 19 2019, 12:00 PM

r356499

rupprecht added a subscriber: rupprecht.Mar 19 2019, 1:20 PM

This introduced a test failure in clang (CodeGen/arm64-microsoft-status-reg.cpp, part of check-clang-codegen). I sent a quick fix in D59557. I have commit access but I'm not confident it's the right fix, so I'd appreciate a review of that.

Revision Contents

PathSize
lib/
CodeGen/
10 lines
test/
CodeGen/
AArch64/
2 lines
24 lines
58 lines
2 lines
7 lines
ARM/
Windows/
2 lines
2070 lines
Mips/
Fast-ISel/
6 lines
4 lines
GlobalISel/
llvm-ir/
62 lines
92 lines
54 lines
112 lines
12 lines
40 lines
20 lines
1254 lines
119 lines
28 lines
PowerPC/
6 lines
3 lines
4 lines
2604 lines
SystemZ/
2 lines
X86/
188 lines
12 lines
4 lines
8 lines
14 lines
12 lines
22 lines
DebugInfo/
X86/
8 lines

Diff 190633

lib/CodeGen/RegAllocFast.cpp

Show First 20 Lines • Show All 576 Lines • ▼ Show 20 Lines if (TargetRegisterInfo::isPhysicalRegister(Hint) &&
if (Cost < spillDirty) { if (Cost < spillDirty) {
if (Cost) if (Cost)
definePhysReg(MI, Hint, regFree); definePhysReg(MI, Hint, regFree);
assignVirtToPhysReg(LR, Hint); assignVirtToPhysReg(LR, Hint);
return; return;
} }
} }
// First try to find a completely free register.
ArrayRef<MCPhysReg> AllocationOrder = RegClassInfo.getOrder(&RC);
for (MCPhysReg PhysReg : AllocationOrder) {
if (PhysRegState[PhysReg] == regFree && !isRegUsedInInstr(PhysReg)) {
assignVirtToPhysReg(LR, PhysReg);
return;
}
}
MCPhysReg BestReg = 0; MCPhysReg BestReg = 0;
unsigned BestCost = spillImpossible; unsigned BestCost = spillImpossible;
ArrayRef<MCPhysReg> AllocationOrder = RegClassInfo.getOrder(&RC);
for (MCPhysReg PhysReg : AllocationOrder) { for (MCPhysReg PhysReg : AllocationOrder) {
LLVM_DEBUG(dbgs() << "\tRegister: " << printReg(PhysReg, TRI) << ' '); LLVM_DEBUG(dbgs() << "\tRegister: " << printReg(PhysReg, TRI) << ' ');
unsigned Cost = calcSpillCost(PhysReg); unsigned Cost = calcSpillCost(PhysReg);
LLVM_DEBUG(dbgs() << "Cost: " << Cost << " BestCost: " << BestCost << '\n'); LLVM_DEBUG(dbgs() << "Cost: " << Cost << " BestCost: " << BestCost << '\n');
// Immediate take a register with cost 0. // Immediate take a register with cost 0.
if (Cost == 0) { if (Cost == 0) {
assignVirtToPhysReg(LR, PhysReg); assignVirtToPhysReg(LR, PhysReg);
return; return;
▲ Show 20 Lines • Show All 581 Lines • Show Last 20 Lines

test/CodeGen/AArch64/arm64-fast-isel-br.ll

Show First 20 Lines • Show All 88 Lines • ▼ Show 20 Linesentry:
%b.addr = alloca i16, align 2 %b.addr = alloca i16, align 2
%c.addr = alloca i32, align 4 %c.addr = alloca i32, align 4
%d.addr = alloca i64, align 8 %d.addr = alloca i64, align 8
store i8 %a, i8* %a.addr, align 1 store i8 %a, i8* %a.addr, align 1
store i16 %b, i16* %b.addr, align 2 store i16 %b, i16* %b.addr, align 2
store i32 %c, i32* %c.addr, align 4 store i32 %c, i32* %c.addr, align 4
store i64 %d, i64* %d.addr, align 8 store i64 %d, i64* %d.addr, align 8
%0 = load i16, i16* %b.addr, align 2 %0 = load i16, i16* %b.addr, align 2
; CHECK: tbz w0, #0, LBB4_2 ; CHECK: tbz w8, #0, LBB4_2
%conv = trunc i16 %0 to i1 %conv = trunc i16 %0 to i1
br i1 %conv, label %if.then, label %if.end br i1 %conv, label %if.then, label %if.end
if.then: ; preds = %entry if.then: ; preds = %entry
call void @foo1() call void @foo1()
br label %if.end br label %if.end
if.end: ; preds = %if.then, %entry if.end: ; preds = %if.then, %entry
▲ Show 20 Lines • Show All 42 Lines • Show Last 20 Lines

test/CodeGen/AArch64/arm64-fast-isel-conversion-fallback.ll

Show All 20 Lines; CHECK: mov w0, [[REG]]
%conv = fptoui half %a to i32 %conv = fptoui half %a to i32
ret i32 %conv ret i32 %conv
} }
; Test sitofp ; Test sitofp
define half @sitofp_hw_i1(i1 %a) nounwind ssp { define half @sitofp_hw_i1(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_hw_i1 ; CHECK-LABEL: sitofp_hw_i1
; CHECK: sbfx w0, w0, #0, #1 ; CHECK: sbfx w8, w0, #0, #1
; CHECK: scvtf s0, w0 ; CHECK: scvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = sitofp i1 %a to half %conv = sitofp i1 %a to half
ret half %conv ret half %conv
} }
; Test sitofp ; Test sitofp
define half @sitofp_hw_i8(i8 %a) nounwind ssp { define half @sitofp_hw_i8(i8 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_hw_i8 ; CHECK-LABEL: sitofp_hw_i8
; CHECK: sxtb w0, w0 ; CHECK: sxtb w8, w0
; CHECK: scvtf s0, w0 ; CHECK: scvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = sitofp i8 %a to half %conv = sitofp i8 %a to half
ret half %conv ret half %conv
} }
; Test sitofp ; Test sitofp
define half @sitofp_hw_i16(i16 %a) nounwind ssp { define half @sitofp_hw_i16(i16 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_hw_i16 ; CHECK-LABEL: sitofp_hw_i16
; CHECK: sxth w0, w0 ; CHECK: sxth w8, w0
; CHECK: scvtf s0, w0 ; CHECK: scvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = sitofp i16 %a to half %conv = sitofp i16 %a to half
ret half %conv ret half %conv
} }
; Test sitofp ; Test sitofp
define half @sitofp_hw_i32(i32 %a) nounwind ssp { define half @sitofp_hw_i32(i32 %a) nounwind ssp {
entry: entry:
Show All 13 Lines; CHECK: fcvt h0, s0
%conv = sitofp i64 %a to half %conv = sitofp i64 %a to half
ret half %conv ret half %conv
} }
; Test uitofp ; Test uitofp
define half @uitofp_hw_i1(i1 %a) nounwind ssp { define half @uitofp_hw_i1(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: uitofp_hw_i1 ; CHECK-LABEL: uitofp_hw_i1
; CHECK: and w0, w0, #0x1 ; CHECK: and w8, w0, #0x1
; CHECK: ucvtf s0, w0 ; CHECK: ucvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = uitofp i1 %a to half %conv = uitofp i1 %a to half
ret half %conv ret half %conv
} }
; Test uitofp ; Test uitofp
define half @uitofp_hw_i8(i8 %a) nounwind ssp { define half @uitofp_hw_i8(i8 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: uitofp_hw_i8 ; CHECK-LABEL: uitofp_hw_i8
; CHECK: and w0, w0, #0xff ; CHECK: and w8, w0, #0xff
; CHECK: ucvtf s0, w0 ; CHECK: ucvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = uitofp i8 %a to half %conv = uitofp i8 %a to half
ret half %conv ret half %conv
} }
; Test uitofp ; Test uitofp
define half @uitofp_hw_i16(i16 %a) nounwind ssp { define half @uitofp_hw_i16(i16 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: uitofp_hw_i16 ; CHECK-LABEL: uitofp_hw_i16
; CHECK: and w0, w0, #0xffff ; CHECK: and w8, w0, #0xffff
; CHECK: ucvtf s0, w0 ; CHECK: ucvtf s0, w8
; CHECK: fcvt h0, s0 ; CHECK: fcvt h0, s0
%conv = uitofp i16 %a to half %conv = uitofp i16 %a to half
ret half %conv ret half %conv
} }
; Test uitofp ; Test uitofp
define half @uitofp_hw_i32(i32 %a) nounwind ssp { define half @uitofp_hw_i32(i32 %a) nounwind ssp {
entry: entry:
Show All 18 Lines

test/CodeGen/AArch64/arm64-fast-isel-conversion.ll

; RUN: llc -O0 -fast-isel -fast-isel-abort=1 -verify-machineinstrs -mtriple=arm64-apple-darwin -mcpu=cyclone < %s | FileCheck %s ; RUN: llc -O0 -fast-isel -fast-isel-abort=1 -verify-machineinstrs -mtriple=arm64-apple-darwin -mcpu=cyclone < %s | FileCheck %s
;; Test various conversions. ;; Test various conversions.
define zeroext i32 @trunc_(i8 zeroext %a, i16 zeroext %b, i32 %c, i64 %d) nounwind ssp { define zeroext i32 @trunc_(i8 zeroext %a, i16 zeroext %b, i32 %c, i64 %d) nounwind ssp {
entry: entry:
; CHECK-LABEL: trunc_ ; CHECK-LABEL: trunc_
; CHECK: sub sp, sp, #16 ; CHECK: sub sp, sp, #16
; CHECK: strb w0, [sp, #15] ; CHECK: strb w0, [sp, #15]
; CHECK: strh w1, [sp, #12] ; CHECK: strh w1, [sp, #12]
; CHECK: str w2, [sp, #8] ; CHECK: str w2, [sp, #8]
; CHECK: str x3, [sp] ; CHECK: str x3, [sp]
; CHECK: ldr x3, [sp] ; CHECK: ldr x8, [sp]
; CHECK: mov x0, x3 ; CHECK: mov x9, x8
; CHECK: str w0, [sp, #8] ; CHECK: str w9, [sp, #8]
; CHECK: ldr w0, [sp, #8] ; CHECK: ldr w9, [sp, #8]
; CHECK: strh w0, [sp, #12] ; CHECK: strh w9, [sp, #12]
; CHECK: ldrh w0, [sp, #12] ; CHECK: ldrh w9, [sp, #12]
; CHECK: strb w0, [sp, #15] ; CHECK: strb w9, [sp, #15]
; CHECK: ldrb w0, [sp, #15] ; CHECK: ldrb w0, [sp, #15]
; CHECK: add sp, sp, #16 ; CHECK: add sp, sp, #16
; CHECK: ret ; CHECK: ret
%a.addr = alloca i8, align 1 %a.addr = alloca i8, align 1
%b.addr = alloca i16, align 2 %b.addr = alloca i16, align 2
%c.addr = alloca i32, align 4 %c.addr = alloca i32, align 4
%d.addr = alloca i64, align 8 %d.addr = alloca i64, align 8
store i8 %a, i8* %a.addr, align 1 store i8 %a, i8* %a.addr, align 1
Show All 17 Lines
define i64 @zext_(i8 zeroext %a, i16 zeroext %b, i32 %c, i64 %d) nounwind ssp { define i64 @zext_(i8 zeroext %a, i16 zeroext %b, i32 %c, i64 %d) nounwind ssp {
entry: entry:
; CHECK-LABEL: zext_ ; CHECK-LABEL: zext_
; CHECK: sub sp, sp, #16 ; CHECK: sub sp, sp, #16
; CHECK: strb w0, [sp, #15] ; CHECK: strb w0, [sp, #15]
; CHECK: strh w1, [sp, #12] ; CHECK: strh w1, [sp, #12]
; CHECK: str w2, [sp, #8] ; CHECK: str w2, [sp, #8]
; CHECK: str x3, [sp] ; CHECK: str x3, [sp]
; CHECK: ldrb w0, [sp, #15] ; CHECK: ldrb w8, [sp, #15]
; CHECK: strh w0, [sp, #12] ; CHECK: strh w8, [sp, #12]
; CHECK: ldrh w0, [sp, #12] ; CHECK: ldrh w8, [sp, #12]
; CHECK: str w0, [sp, #8] ; CHECK: str w8, [sp, #8]
; CHECK: ldr w0, [sp, #8] ; CHECK: ldr w8, [sp, #8]
; CHECK: mov x3, x0 ; CHECK: mov x9, x8
; CHECK: str x3, [sp] ; CHECK: str x9, [sp]
; CHECK: ldr x0, [sp] ; CHECK: ldr x0, [sp]
; CHECK: ret ; CHECK: ret
%a.addr = alloca i8, align 1 %a.addr = alloca i8, align 1
%b.addr = alloca i16, align 2 %b.addr = alloca i16, align 2
%c.addr = alloca i32, align 4 %c.addr = alloca i32, align 4
%d.addr = alloca i64, align 8 %d.addr = alloca i64, align 8
store i8 %a, i8* %a.addr, align 1 store i8 %a, i8* %a.addr, align 1
store i16 %b, i16* %b.addr, align 2 store i16 %b, i16* %b.addr, align 2
Show All 33 Lines
define i64 @sext_(i8 signext %a, i16 signext %b, i32 %c, i64 %d) nounwind ssp { define i64 @sext_(i8 signext %a, i16 signext %b, i32 %c, i64 %d) nounwind ssp {
entry: entry:
; CHECK-LABEL: sext_ ; CHECK-LABEL: sext_
; CHECK: sub sp, sp, #16 ; CHECK: sub sp, sp, #16
; CHECK: strb w0, [sp, #15] ; CHECK: strb w0, [sp, #15]
; CHECK: strh w1, [sp, #12] ; CHECK: strh w1, [sp, #12]
; CHECK: str w2, [sp, #8] ; CHECK: str w2, [sp, #8]
; CHECK: str x3, [sp] ; CHECK: str x3, [sp]
; CHECK: ldrsb w0, [sp, #15] ; CHECK: ldrsb w8, [sp, #15]
; CHECK: strh w0, [sp, #12] ; CHECK: strh w8, [sp, #12]
; CHECK: ldrsh w0, [sp, #12] ; CHECK: ldrsh w8, [sp, #12]
; CHECK: str w0, [sp, #8] ; CHECK: str w8, [sp, #8]
; CHECK: ldrsw x3, [sp, #8] ; CHECK: ldrsw x9, [sp, #8]
; CHECK: str x3, [sp] ; CHECK: str x9, [sp]
; CHECK: ldr x0, [sp] ; CHECK: ldr x0, [sp]
; CHECK: ret ; CHECK: ret
%a.addr = alloca i8, align 1 %a.addr = alloca i8, align 1
%b.addr = alloca i16, align 2 %b.addr = alloca i16, align 2
%c.addr = alloca i32, align 4 %c.addr = alloca i32, align 4
%d.addr = alloca i64, align 8 %d.addr = alloca i64, align 8
store i8 %a, i8* %a.addr, align 1 store i8 %a, i8* %a.addr, align 1
store i16 %b, i16* %b.addr, align 2 store i16 %b, i16* %b.addr, align 2
Show All 39 Lines; CHECK: ret
%conv = sext i1 %a to i32 %conv = sext i1 %a to i32
ret i32 %conv ret i32 %conv
} }
; Test sext i1 to i16 ; Test sext i1 to i16
define signext i16 @sext_i1_i16(i1 %a) nounwind ssp { define signext i16 @sext_i1_i16(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sext_i1_i16 ; CHECK-LABEL: sext_i1_i16
; CHECK: sbfx w0, w0, #0, #1 ; CHECK: sbfx w8, w0, #0, #1
; CHECK-NEXT: sxth w0, w8
%conv = sext i1 %a to i16 %conv = sext i1 %a to i16
ret i16 %conv ret i16 %conv
} }
; Test sext i1 to i8 ; Test sext i1 to i8
define signext i8 @sext_i1_i8(i1 %a) nounwind ssp { define signext i8 @sext_i1_i8(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sext_i1_i8 ; CHECK-LABEL: sext_i1_i8
; CHECK: sbfx w0, w0, #0, #1 ; CHECK: sbfx w8, w0, #0, #1
; CHECK-NEXT: sxtb w0, w8
%conv = sext i1 %a to i8 %conv = sext i1 %a to i8
ret i8 %conv ret i8 %conv
} }
; Test fpext ; Test fpext
define double @fpext_(float %a) nounwind ssp { define double @fpext_(float %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: fpext_ ; CHECK-LABEL: fpext_
▲ Show 20 Lines • Show All 46 Lines • ▼ Show 20 Lines; CHECK: fcvtzu w0, d0
%conv = fptoui double %a to i32 %conv = fptoui double %a to i32
ret i32 %conv ret i32 %conv
} }
; Test sitofp ; Test sitofp
define float @sitofp_sw_i1(i1 %a) nounwind ssp { define float @sitofp_sw_i1(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_sw_i1 ; CHECK-LABEL: sitofp_sw_i1
; CHECK: sbfx w0, w0, #0, #1 ; CHECK: sbfx w8, w0, #0, #1
; CHECK: scvtf s0, w0 ; CHECK: scvtf s0, w8
%conv = sitofp i1 %a to float %conv = sitofp i1 %a to float
ret float %conv ret float %conv
} }
; Test sitofp ; Test sitofp
define float @sitofp_sw_i8(i8 %a) nounwind ssp { define float @sitofp_sw_i8(i8 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_sw_i8 ; CHECK-LABEL: sitofp_sw_i8
; CHECK: sxtb w0, w0 ; CHECK: sxtb w8, w0
; CHECK: scvtf s0, w0 ; CHECK: scvtf s0, w8
%conv = sitofp i8 %a to float %conv = sitofp i8 %a to float
ret float %conv ret float %conv
} }
; Test sitofp ; Test sitofp
define float @sitofp_sw_i16(i16 %a) nounwind ssp { define float @sitofp_sw_i16(i16 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: sitofp_sw_i16 ; CHECK-LABEL: sitofp_sw_i16
Show All 36 Lines; CHECK: scvtf d0, x0
%conv = sitofp i64 %a to double %conv = sitofp i64 %a to double
ret double %conv ret double %conv
} }
; Test uitofp ; Test uitofp
define float @uitofp_sw_i1(i1 %a) nounwind ssp { define float @uitofp_sw_i1(i1 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: uitofp_sw_i1 ; CHECK-LABEL: uitofp_sw_i1
; CHECK: and w0, w0, #0x1 ; CHECK: and w8, w0, #0x1
; CHECK: ucvtf s0, w0 ; CHECK: ucvtf s0, w8
%conv = uitofp i1 %a to float %conv = uitofp i1 %a to float
ret float %conv ret float %conv
} }
; Test uitofp ; Test uitofp
define float @uitofp_sw_i8(i8 %a) nounwind ssp { define float @uitofp_sw_i8(i8 %a) nounwind ssp {
entry: entry:
; CHECK-LABEL: uitofp_sw_i8 ; CHECK-LABEL: uitofp_sw_i8
▲ Show 20 Lines • Show All 138 Lines • Show Last 20 Lines

test/CodeGen/AArch64/swift-return.ll

; RUN: llc -verify-machineinstrs -mtriple=aarch64-apple-ios -o - %s | FileCheck %s ; RUN: llc -verify-machineinstrs -mtriple=aarch64-apple-ios -o - %s | FileCheck %s
; RUN: llc -O0 -fast-isel -verify-machineinstrs -mtriple=aarch64-apple-ios -o - %s | FileCheck %s --check-prefix=CHECK-O0 ; RUN: llc -O0 -fast-isel -verify-machineinstrs -mtriple=aarch64-apple-ios -o - %s | FileCheck %s --check-prefix=CHECK-O0
; CHECK-LABEL: test1 ; CHECK-LABEL: test1
; CHECK: bl _gen ; CHECK: bl _gen
; CHECK: sxth [[TMP:w.*]], w0 ; CHECK: sxth [[TMP:w.*]], w0
; CHECK: add w0, [[TMP]], w1, sxtb ; CHECK: add w0, [[TMP]], w1, sxtb
; CHECK-O0-LABEL: test1 ; CHECK-O0-LABEL: test1
; CHECK-O0: bl _gen ; CHECK-O0: bl _gen
; CHECK-O0: sxth [[TMP:w.*]], w0 ; CHECK-O0: sxth [[TMP:w.*]], w0
; CHECK-O0: add w0, [[TMP]], w1, sxtb ; CHECK-O0: add w8, [[TMP]], w1, sxtb
define i16 @test1(i32) { define i16 @test1(i32) {
entry: entry:
%call = call swiftcc { i16, i8 } @gen(i32 %0) %call = call swiftcc { i16, i8 } @gen(i32 %0)
%v3 = extractvalue { i16, i8 } %call, 0 %v3 = extractvalue { i16, i8 } %call, 0
%v1 = sext i16 %v3 to i32 %v1 = sext i16 %v3 to i32
%v5 = extractvalue { i16, i8 } %call, 1 %v5 = extractvalue { i16, i8 } %call, 1
%v2 = sext i8 %v5 to i32 %v2 = sext i8 %v5 to i32
%add = add nsw i32 %v1, %v2 %add = add nsw i32 %v1, %v2
▲ Show 20 Lines • Show All 277 Lines • Show Last 20 Lines

test/CodeGen/AArch64/swifterror.ll

Show All 13 Lines
; CHECK-APPLE: orr [[ID:w[0-9]+]], wzr, #0x1 ; CHECK-APPLE: orr [[ID:w[0-9]+]], wzr, #0x1
; CHECK-APPLE: strb [[ID]], [x0, #8] ; CHECK-APPLE: strb [[ID]], [x0, #8]
; CHECK-APPLE: mov x21, x0 ; CHECK-APPLE: mov x21, x0
; CHECK-APPLE-NOT: x21 ; CHECK-APPLE-NOT: x21
; CHECK-O0-LABEL: foo: ; CHECK-O0-LABEL: foo:
; CHECK-O0: orr w{{.*}}, wzr, #0x10 ; CHECK-O0: orr w{{.*}}, wzr, #0x10
; CHECK-O0: malloc ; CHECK-O0: malloc
; CHECK-O0: mov x21, x0 ; CHECK-O0: mov x1, x0
; CHECK-O0-NOT: x21 ; CHECK-O0-NOT: x1
; CHECK-O0: orr [[ID:w[0-9]+]], wzr, #0x1 ; CHECK-O0: orr [[ID:w[0-9]+]], wzr, #0x1
; CHECK-O0-NOT: x21
; CHECK-O0: strb [[ID]], [x0, #8] ; CHECK-O0: strb [[ID]], [x0, #8]
; CHECK-O0-NOT: x21 ; CHECK-O0: mov x21, x1
entry: entry:
%call = call i8* @malloc(i64 16) %call = call i8* @malloc(i64 16)
%call.0 = bitcast i8* %call to %swift_error* %call.0 = bitcast i8* %call to %swift_error*
store %swift_error* %call.0, %swift_error** %error_ptr_ref store %swift_error* %call.0, %swift_error** %error_ptr_ref
%tmp = getelementptr inbounds i8, i8* %call, i64 8 %tmp = getelementptr inbounds i8, i8* %call, i64 8
store i8 1, i8* %tmp store i8 1, i8* %tmp
ret float 1.0 ret float 1.0
} }
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test/CodeGen/ARM/Windows/alloca.ll

Show All 11 Linesentry:
%0 = alloca i8, i32 %mul %0 = alloca i8, i32 %mul
store i8* %0, i8** %array, align 4 store i8* %0, i8** %array, align 4
ret void ret void
} }
; CHECK: bl num_entries ; CHECK: bl num_entries
; Any register is actually valid here, but turns out we use lr, ; Any register is actually valid here, but turns out we use lr,
; because we do not have the kill flag on R0. ; because we do not have the kill flag on R0.
; CHECK: mov.w [[R1:lr]], #7 ; CHECK: movs [[R1:r1]], #7
; CHECK: add.w [[R0:r[0-9]+]], [[R1]], [[R0]], lsl #2 ; CHECK: add.w [[R0:r[0-9]+]], [[R1]], [[R0]], lsl #2
; CHECK: bic [[R0]], [[R0]], #4 ; CHECK: bic [[R0]], [[R0]], #4
; CHECK: lsrs r4, [[R0]], #2 ; CHECK: lsrs r4, [[R0]], #2
; CHECK: bl __chkstk ; CHECK: bl __chkstk
; CHECK: sub.w sp, sp, r4 ; CHECK: sub.w sp, sp, r4

test/CodeGen/ARM/thumb-big-stack.ll

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; RUN: llc %s -O0 -verify-machineinstrs -o - | FileCheck %s ; RUN: llc %s -O0 -verify-machineinstrs -o - | FileCheck %s
; This file uses to trigger a machine verifier error because we ; This file uses to trigger a machine verifier error because we
; were generating a stack adjustement with SP as second argument, ; were generating a stack adjustement with SP as second argument,
; which is unpredictable behavior for t2ADDrr. ; which is unpredictable behavior for t2ADDrr.
; This file has been generated from the constpool test of the test-suite. ; This file has been generated from the constpool test of the test-suite.
target datalayout = "e-m:o-p:32:32-f64:32:64-v64:32:64-v128:32:128-a:0:32-n32-S32" target datalayout = "e-m:o-p:32:32-f64:32:64-v64:32:64-v128:32:128-a:0:32-n32-S32"
target triple = "thumbv7s-apple-ios" target triple = "thumbv7s-apple-ios"
@.str = external unnamed_addr constant [21 x i8], align 1 @.str = external unnamed_addr constant [21 x i8], align 1
; CHECK-LABEL: f: ; CHECK-LABEL: f:
; CHECK: movw [[ADDR:(r[0-9]+|lr)]], # ; CHECK: movw [[ADDR:(r[0-9]+|lr)]], #
; CHECK-NEXT: add [[ADDR]], sp ; CHECK-NEXT: add [[ADDR]], sp
; CHECK-NEXT: vst1.64 {d{{[0-9]+}}, d{{[0-9]+}}}, {{\[}}[[ADDR]]:128] ; CHECK-NEXT: vst1.64 {d{{[0-9]+}}, d{{[0-9]+}}}, {{\[}}[[ADDR]]:128]
define <4 x float> @f(<4 x float> %x) { define <4 x float> @f(<4 x float> %x, float %val) {
entry: entry:
%.compoundliteral7837 = alloca <4 x float>, align 16 %.compoundliteral7837 = alloca <4 x float>, align 16
%.compoundliteral7865 = alloca <4 x float>, align 16 %.compoundliteral7865 = alloca <4 x float>, align 16
%.compoundliteral7991 = alloca <4 x float>, align 16 %.compoundliteral7991 = alloca <4 x float>, align 16
%.compoundliteral8019 = alloca <4 x float>, align 16 %.compoundliteral8019 = alloca <4 x float>, align 16
%.compoundliteral8061 = alloca <4 x float>, align 16 %.compoundliteral8061 = alloca <4 x float>, align 16
%.compoundliteral8075 = alloca <4 x float>, align 16 %.compoundliteral8075 = alloca <4 x float>, align 16
%.compoundliteral8089 = alloca <4 x float>, align 16 %.compoundliteral8089 = alloca <4 x float>, align 16
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%.compoundliteral13745 = alloca <4 x float>, align 16 %.compoundliteral13745 = alloca <4 x float>, align 16
%.compoundliteral13759 = alloca <4 x float>, align 16 %.compoundliteral13759 = alloca <4 x float>, align 16
%.compoundliteral13773 = alloca <4 x float>, align 16 %.compoundliteral13773 = alloca <4 x float>, align 16
%.compoundliteral13787 = alloca <4 x float>, align 16 %.compoundliteral13787 = alloca <4 x float>, align 16
%.compoundliteral13941 = alloca <4 x float>, align 16 %.compoundliteral13941 = alloca <4 x float>, align 16
%.compoundliteral13969 = alloca <4 x float>, align 16 %.compoundliteral13969 = alloca <4 x float>, align 16
%.compoundliteral13983 = alloca <4 x float>, align 16 %.compoundliteral13983 = alloca <4 x float>, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> <float 0x40746999A0000000, float 0xC0719B3340000000, float 0xC070B66660000000, float 0xC07404CCC0000000>, <4 x float>* undef store volatile <4 x float> <float 0x40746999A0000000, float 0xC0719B3340000000, float 0xC070B66660000000, float 0xC07404CCC0000000>, <4 x float>* undef
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> <float 0x40701B3340000000, float 0x405B866660000000, float 0xC0763999A0000000, float 4.895000e+02>, <4 x float>* undef store volatile <4 x float> <float 0x40701B3340000000, float 0x405B866660000000, float 0xC0763999A0000000, float 4.895000e+02>, <4 x float>* undef
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp = load <4 x float>, <4 x float>* undef %tmp = load <4 x float>, <4 x float>* undef
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp1 = load <4 x float>, <4 x float>* undef, align 16 %tmp1 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add68 = fadd <4 x float> %tmp1, %tmp %add68 = fadd <4 x float> %tmp1, %tmp
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> %add68, <4 x float>* undef, align 16 store volatile <4 x float> %add68, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp2 = load <4 x float>, <4 x float>* undef, align 16 %tmp2 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add76 = fadd float undef, 0x4074C999A0000000 %add76 = fadd float %val, 0x4074C999A0000000
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp3 = load <4 x float>, <4 x float>* undef, align 16 %tmp3 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecins77 = insertelement <4 x float> %tmp3, float %add76, i32 2 %vecins77 = insertelement <4 x float> %tmp3, float %add76, i32 2
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> %vecins77, <4 x float>* undef, align 16 store volatile <4 x float> %vecins77, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp4 = load <4 x float>, <4 x float>* undef, align 16 %tmp4 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecext78 = extractelement <4 x float> %tmp4, i32 3 %vecext78 = extractelement <4 x float> %tmp4, i32 3
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add79 = fadd float %vecext78, 0x40776E6660000000 %add79 = fadd float %vecext78, 0x40776E6660000000
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp5 = load <4 x float>, <4 x float>* undef, align 16 %tmp5 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecins80 = insertelement <4 x float> %tmp5, float %add79, i32 3 %vecins80 = insertelement <4 x float> %tmp5, float %add79, i32 3
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> %vecins80, <4 x float>* undef, align 16 store volatile <4 x float> %vecins80, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> <float 0x40678CCCC0000000, float 0xC03E4CCCC0000000, float -4.170000e+02, float -1.220000e+02>, <4 x float>* undef store volatile <4 x float> <float 0x40678CCCC0000000, float 0xC03E4CCCC0000000, float -4.170000e+02, float -1.220000e+02>, <4 x float>* undef
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp6 = load <4 x float>, <4 x float>* undef %tmp6 = load <4 x float>, <4 x float>* undef
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add82 = fadd <4 x float> undef, %tmp6 %add82 = fadd <4 x float> undef, %tmp6
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> %add82, <4 x float>* undef, align 16 store volatile <4 x float> %add82, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp7 = load <4 x float>, <4 x float>* undef, align 16 %tmp7 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecext83 = extractelement <4 x float> %tmp7, i32 0 %vecext83 = extractelement <4 x float> %tmp7, i32 0
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add84 = fadd float %vecext83, 1.300000e+02 %add84 = fadd float %vecext83, 1.300000e+02
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%tmp8 = load <4 x float>, <4 x float>* undef, align 16 %tmp8 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecins85 = insertelement <4 x float> %tmp8, float %add84, i32 0 %vecins85 = insertelement <4 x float> %tmp8, float %add84, i32 0
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
store <4 x float> %vecins85, <4 x float>* undef, align 16 store volatile <4 x float> %vecins85, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp9 = load <4 x float>, <4 x float>* undef, align 16 %tmp9 = load <4 x float>, <4 x float>* undef, align 16
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%vecext86 = extractelement <4 x float> %tmp9, i32 1 %vecext86 = extractelement <4 x float> %tmp9, i32 1
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%add93 = fadd float undef, 0xC076C66660000000 %add93 = fadd float %val, 0xC076C66660000000
tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"() tail call void asm sideeffect "", "~{q0}{q1}{q2}{q3}{q4}{q5}{q6}{q7}{q8}{q9}{q10}{q11}{q12}{q13}{q14}{q15}"()
%tmp10 = load <4 x float>, <4 x float>* undef, align 16 %tmp10 = load <4 x float>, <4 x float>* undef, align 16
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store <4 x float> <float 0x4078D66660000000, float 0x4048B33340000000, float 0x4051466660000000, float -2.965000e+02>, <4 x float>* undef store volatile <4 x float> <float 0x4078D66660000000, float 0x4048B33340000000, float 0x4051466660000000, float -2.965000e+02>, <4 x float>* undef
%tmp1223 = load <4 x float>, <4 x float>* undef %tmp1223 = load <4 x float>, <4 x float>* undef
%tmp1224 = load <4 x float>, <4 x float>* undef, align 16 %tmp1224 = load <4 x float>, <4 x float>* undef, align 16
%add13634 = fadd <4 x float> %tmp1224, %tmp1223 %add13634 = fadd <4 x float> %tmp1224, %tmp1223
store <4 x float> %add13634, <4 x float>* undef, align 16 store volatile <4 x float> %add13634, <4 x float>* undef, align 16
%vecext13635 = extractelement <4 x float> undef, i32 0 %vecext13635 = extractelement <4 x float> undef, i32 0
%add13636 = fadd float %vecext13635, 0x406A5999A0000000 %add13636 = fadd float %vecext13635, 0x406A5999A0000000
%tmp1225 = load <4 x float>, <4 x float>* undef, align 16 %tmp1225 = load <4 x float>, <4 x float>* undef, align 16
%vecins13637 = insertelement <4 x float> %tmp1225, float %add13636, i32 0 %vecins13637 = insertelement <4 x float> %tmp1225, float %add13636, i32 0
store <4 x float> %vecins13637, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13637, <4 x float>* undef, align 16
%tmp1226 = load <4 x float>, <4 x float>* undef, align 16 %tmp1226 = load <4 x float>, <4 x float>* undef, align 16
%tmp1227 = load <4 x float>, <4 x float>* undef, align 16 %tmp1227 = load <4 x float>, <4 x float>* undef, align 16
%vecins13643 = insertelement <4 x float> %tmp1227, float undef, i32 2 %vecins13643 = insertelement <4 x float> %tmp1227, float %val, i32 2
store <4 x float> undef, <4 x float>* undef, align 16 store volatile <4 x float> undef, <4 x float>* undef, align 16
%tmp1228 = load <4 x float>, <4 x float>* undef, align 16 %tmp1228 = load <4 x float>, <4 x float>* undef, align 16
%add13785 = fadd float undef, 0x4068866660000000 %add13785 = fadd float %val, 0x4068866660000000
%tmp1229 = load <4 x float>, <4 x float>* undef, align 16 %tmp1229 = load <4 x float>, <4 x float>* undef, align 16
%vecins13786 = insertelement <4 x float> %tmp1229, float %add13785, i32 3 %vecins13786 = insertelement <4 x float> %tmp1229, float %add13785, i32 3
store <4 x float> %vecins13786, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13786, <4 x float>* undef, align 16
store <4 x float> <float 0x407704CCC0000000, float 0x4047B33340000000, float 0x40797B3340000000, float 0xC0652CCCC0000000>, <4 x float>* %.compoundliteral13787 store volatile <4 x float> <float 0x407704CCC0000000, float 0x4047B33340000000, float 0x40797B3340000000, float 0xC0652CCCC0000000>, <4 x float>* %.compoundliteral13787
%tmp1230 = load <4 x float>, <4 x float>* undef, align 16 %tmp1230 = load <4 x float>, <4 x float>* undef, align 16
%add13788 = fadd <4 x float> %tmp1230, undef %add13788 = fadd <4 x float> %tmp1230, undef
%tmp1231 = load <4 x float>, <4 x float>* undef %tmp1231 = load <4 x float>, <4 x float>* undef
%tmp1232 = load <4 x float>, <4 x float>* undef, align 16 %tmp1232 = load <4 x float>, <4 x float>* undef, align 16
%add13802 = fadd <4 x float> %tmp1232, %tmp1231 %add13802 = fadd <4 x float> %tmp1232, %tmp1231
store <4 x float> %add13802, <4 x float>* undef, align 16 store volatile <4 x float> %add13802, <4 x float>* undef, align 16
%tmp1233 = load <4 x float>, <4 x float>* undef, align 16 %tmp1233 = load <4 x float>, <4 x float>* undef, align 16
%vecext13803 = extractelement <4 x float> %tmp1233, i32 0 %vecext13803 = extractelement <4 x float> %tmp1233, i32 0
%add13804 = fadd float %vecext13803, -2.900000e+01 %add13804 = fadd float %vecext13803, -2.900000e+01
%tmp1234 = load <4 x float>, <4 x float>* undef, align 16 %tmp1234 = load <4 x float>, <4 x float>* undef, align 16
%vecins13805 = insertelement <4 x float> %tmp1234, float %add13804, i32 0 %vecins13805 = insertelement <4 x float> %tmp1234, float %add13804, i32 0
store <4 x float> %vecins13805, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13805, <4 x float>* undef, align 16
%tmp1235 = load <4 x float>, <4 x float>* undef, align 16 %tmp1235 = load <4 x float>, <4 x float>* undef, align 16
%add13807 = fadd float undef, 6.400000e+01 %add13807 = fadd float %val, 6.400000e+01
%tmp1236 = load <4 x float>, <4 x float>* undef, align 16 %tmp1236 = load <4 x float>, <4 x float>* undef, align 16
%tmp1237 = load <4 x float>, <4 x float>* undef, align 16 %tmp1237 = load <4 x float>, <4 x float>* undef, align 16
%vecext13809 = extractelement <4 x float> %tmp1237, i32 2 %vecext13809 = extractelement <4 x float> %tmp1237, i32 2
%tmp1238 = load <4 x float>, <4 x float>* undef, align 16 %tmp1238 = load <4 x float>, <4 x float>* undef, align 16
%vecext13812 = extractelement <4 x float> %tmp1238, i32 3 %vecext13812 = extractelement <4 x float> %tmp1238, i32 3
%add13813 = fadd float %vecext13812, -3.615000e+02 %add13813 = fadd float %vecext13812, -3.615000e+02
%vecins13814 = insertelement <4 x float> undef, float %add13813, i32 3 %vecins13814 = insertelement <4 x float> undef, float %add13813, i32 3
store <4 x float> %vecins13814, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13814, <4 x float>* undef, align 16
store <4 x float> <float -2.270000e+02, float -1.500000e+01, float 0x407084CCC0000000, float -1.425000e+02>, <4 x float>* undef store volatile <4 x float> <float -2.270000e+02, float -1.500000e+01, float 0x407084CCC0000000, float -1.425000e+02>, <4 x float>* undef
%tmp1239 = load <4 x float>, <4 x float>* undef %tmp1239 = load <4 x float>, <4 x float>* undef
store <4 x float> undef, <4 x float>* undef, align 16 store volatile <4 x float> undef, <4 x float>* undef, align 16
%tmp1240 = load <4 x float>, <4 x float>* undef, align 16 %tmp1240 = load <4 x float>, <4 x float>* undef, align 16
%vecext13817 = extractelement <4 x float> %tmp1240, i32 0 %vecext13817 = extractelement <4 x float> %tmp1240, i32 0
%vecins13856 = insertelement <4 x float> undef, float undef, i32 3 %vecins13856 = insertelement <4 x float> undef, float %val, i32 3
store <4 x float> %vecins13856, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13856, <4 x float>* undef, align 16
store <4 x float> <float 0x40656CCCC0000000, float 0xC0656999A0000000, float 0x40778E6660000000, float 0x407ECE6660000000>, <4 x float>* undef store volatile <4 x float> <float 0x40656CCCC0000000, float 0xC0656999A0000000, float 0x40778E6660000000, float 0x407ECE6660000000>, <4 x float>* undef
%tmp1241 = load <4 x float>, <4 x float>* undef %tmp1241 = load <4 x float>, <4 x float>* undef
%tmp1242 = load <4 x float>, <4 x float>* undef, align 16 %tmp1242 = load <4 x float>, <4 x float>* undef, align 16
store <4 x float> undef, <4 x float>* undef, align 16 store volatile <4 x float> undef, <4 x float>* undef, align 16
%tmp1243 = load <4 x float>, <4 x float>* undef, align 16 %tmp1243 = load <4 x float>, <4 x float>* undef, align 16
%vecext13859 = extractelement <4 x float> %tmp1243, i32 0 %vecext13859 = extractelement <4 x float> %tmp1243, i32 0
%tmp1244 = load <4 x float>, <4 x float>* undef, align 16 %tmp1244 = load <4 x float>, <4 x float>* undef, align 16
%vecins13861 = insertelement <4 x float> %tmp1244, float undef, i32 0 %vecins13861 = insertelement <4 x float> %tmp1244, float %val, i32 0
%tmp1245 = load <4 x float>, <4 x float>* undef, align 16 %tmp1245 = load <4 x float>, <4 x float>* undef, align 16
%vecext13862 = extractelement <4 x float> %tmp1245, i32 1 %vecext13862 = extractelement <4 x float> %tmp1245, i32 1
%add13863 = fadd float %vecext13862, -1.380000e+02 %add13863 = fadd float %vecext13862, -1.380000e+02
%vecins13864 = insertelement <4 x float> undef, float %add13863, i32 1 %vecins13864 = insertelement <4 x float> undef, float %add13863, i32 1
%vecins13867 = insertelement <4 x float> undef, float undef, i32 2 %vecins13867 = insertelement <4 x float> undef, float %val, i32 2
store <4 x float> %vecins13867, <4 x float>* undef, align 16 store volatile <4 x float> %vecins13867, <4 x float>* undef, align 16
%tmp1246 = load <4 x float>, <4 x float>* undef, align 16 %tmp1246 = load <4 x float>, <4 x float>* undef, align 16
%tmp1247 = load <4 x float>, <4 x float>* undef, align 16 %tmp1247 = load <4 x float>, <4 x float>* undef, align 16
ret <4 x float> undef ret <4 x float> undef
} }
declare i32 @printf(i8*, ...) declare i32 @printf(i8*, ...)

test/CodeGen/Mips/Fast-ISel/callabi.ll

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define void @cxiiiiconv() { define void @cxiiiiconv() {
; ALL-LABEL: cxiiiiconv: ; ALL-LABEL: cxiiiiconv:
; ALL: addu $[[REG_GP:[0-9]+]], ${{[0-9]+}}, ${{[0-9+]}} ; ALL: addu $[[REG_GP:[0-9]+]], ${{[0-9]+}}, ${{[0-9+]}}
; ALL-DAG: lw $[[REG_C1_ADDR:[0-9]+]], %got(c1)($[[REG_GP]]) ; ALL-DAG: lw $[[REG_C1_ADDR:[0-9]+]], %got(c1)($[[REG_GP]])
; ALL-DAG: lbu $[[REG_C1:[0-9]+]], 0($[[REG_C1_ADDR]]) ; ALL-DAG: lbu $[[REG_C1:[0-9]+]], 0($[[REG_C1_ADDR]])
; 32R1-DAG: sll $[[REG_C1_1:[0-9]+]], $[[REG_C1]], 24 ; 32R1-DAG: sll $[[REG_C1_1:[0-9]+]], $[[REG_C1]], 24
; 32R1-DAG: sra $4, $[[REG_C1_1]], 24 ; 32R1-DAG: sra $5, $[[REG_C1_1]], 24
; 32R2-DAG: seb $4, $[[REG_C1]] ; 32R2-DAG: seb $5, $[[REG_C1]]
; FIXME: andi is superfulous ; FIXME: andi is superfulous
; ALL-DAG: lw $[[REG_UC1_ADDR:[0-9]+]], %got(uc1)($[[REG_GP]]) ; ALL-DAG: lw $[[REG_UC1_ADDR:[0-9]+]], %got(uc1)($[[REG_GP]])
; ALL-DAG: lbu $[[REG_UC1:[0-9]+]], 0($[[REG_UC1_ADDR]]) ; ALL-DAG: lbu $[[REG_UC1:[0-9]+]], 0($[[REG_UC1_ADDR]])
; ALL-DAG: andi $5, $[[REG_UC1]], 255 ; ALL-DAG: andi $4, $[[REG_UC1]], 255
; ALL-DAG: lw $[[REG_S1_ADDR:[0-9]+]], %got(s1)($[[REG_GP]]) ; ALL-DAG: lw $[[REG_S1_ADDR:[0-9]+]], %got(s1)($[[REG_GP]])
; ALL-DAG: lhu $[[REG_S1:[0-9]+]], 0($[[REG_S1_ADDR]]) ; ALL-DAG: lhu $[[REG_S1:[0-9]+]], 0($[[REG_S1_ADDR]])
; 32R1-DAG: sll $[[REG_S1_1:[0-9]+]], $[[REG_S1]], 16 ; 32R1-DAG: sll $[[REG_S1_1:[0-9]+]], $[[REG_S1]], 16
; 32R1-DAG: sra $6, $[[REG_S1_1]], 16 ; 32R1-DAG: sra $6, $[[REG_S1_1]], 16
; 32R2-DAG: seh $6, $[[REG_S1]] ; 32R2-DAG: seh $6, $[[REG_S1]]
; FIXME andi is superfulous ; FIXME andi is superfulous
; ALL-DAG: lw $[[REG_US1_ADDR:[0-9]+]], %got(us1)($[[REG_GP]]) ; ALL-DAG: lw $[[REG_US1_ADDR:[0-9]+]], %got(us1)($[[REG_GP]])
; ALL-DAG: lhu $[[REG_US1:[0-9]+]], 0($[[REG_US1_ADDR]]) ; ALL-DAG: lhu $[[REG_US1:[0-9]+]], 0($[[REG_US1_ADDR]])
▲ Show 20 Lines • Show All 267 Lines • Show Last 20 Lines

test/CodeGen/Mips/Fast-ISel/pr40325.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -mtriple=mipsel -relocation-model=pic -O0 -mcpu=mips32 < %s | FileCheck %s ; RUN: llc -mtriple=mipsel -relocation-model=pic -O0 -mcpu=mips32 < %s | FileCheck %s
define void @test(i32 %x, i1* %p) nounwind { define void @test(i32 %x, i1* %p) nounwind {
; CHECK-LABEL: test: ; CHECK-LABEL: test:
; CHECK: # %bb.0: ; CHECK: # %bb.0:
; CHECK-NEXT: move $1, $4 ; CHECK-NEXT: move $1, $4
; CHECK-NEXT: andi $4, $4, 1 ; CHECK-NEXT: andi $2, $4, 1
; CHECK-NEXT: sb $4, 0($5) ; CHECK-NEXT: sb $2, 0($5)
; CHECK-NEXT: andi $1, $1, 1 ; CHECK-NEXT: andi $1, $1, 1
; CHECK-NEXT: bgtz $1, $BB0_1 ; CHECK-NEXT: bgtz $1, $BB0_1
; CHECK-NEXT: nop ; CHECK-NEXT: nop
; CHECK-NEXT: # %bb.1: # %foo ; CHECK-NEXT: # %bb.1: # %foo
; CHECK-NEXT: jr $ra ; CHECK-NEXT: jr $ra
; CHECK-NEXT: nop ; CHECK-NEXT: nop
%y = and i32 %x, 1 %y = and i32 %x, 1
%c = icmp eq i32 %y, 1 %c = icmp eq i32 %y, 1
store i1 %c, i1* %p store i1 %c, i1* %p
br i1 %c, label %foo, label %foo br i1 %c, label %foo, label %foo
foo: foo:
ret void ret void
} }

test/CodeGen/Mips/GlobalISel/llvm-ir/add.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32 ; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32
define i32 @add_i32(i32 %x, i32 %y) { define i32 @add_i32(i32 %x, i32 %y) {
; MIPS32-LABEL: add_i32: ; MIPS32-LABEL: add_i32:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $2, $4, $5 ; MIPS32-NEXT: addu $2, $4, $5
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%z = add i32 %x, %y %z = add i32 %x, %y
ret i32 %z ret i32 %z
} }
define signext i8 @add_i8_sext(i8 signext %a, i8 signext %b) { define signext i8 @add_i8_sext(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: add_i8_sext: ; MIPS32-LABEL: add_i8_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $4, $5, $4 ; MIPS32-NEXT: addu $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $4, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i8 %b, %a %add = add i8 %b, %a
ret i8 %add ret i8 %add
} }
define zeroext i8 @add_i8_zext(i8 zeroext %a, i8 zeroext %b) { define zeroext i8 @add_i8_zext(i8 zeroext %a, i8 zeroext %b) {
; MIPS32-LABEL: add_i8_zext: ; MIPS32-LABEL: add_i8_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $4, $5, $4 ; MIPS32-NEXT: addu $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 255 ; MIPS32-NEXT: ori $2, $2, 255
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i8 %b, %a %add = add i8 %b, %a
ret i8 %add ret i8 %add
} }
define i8 @add_i8_aext(i8 %a, i8 %b) { define i8 @add_i8_aext(i8 %a, i8 %b) {
; MIPS32-LABEL: add_i8_aext: ; MIPS32-LABEL: add_i8_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $2, $5, $4 ; MIPS32-NEXT: addu $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i8 %b, %a %add = add i8 %b, %a
ret i8 %add ret i8 %add
} }
define signext i16 @add_i16_sext(i16 signext %a, i16 signext %b) { define signext i16 @add_i16_sext(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: add_i16_sext: ; MIPS32-LABEL: add_i16_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $4, $5, $4 ; MIPS32-NEXT: addu $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $4, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i16 %b, %a %add = add i16 %b, %a
ret i16 %add ret i16 %add
} }
define zeroext i16 @add_i16_zext(i16 zeroext %a, i16 zeroext %b) { define zeroext i16 @add_i16_zext(i16 zeroext %a, i16 zeroext %b) {
; MIPS32-LABEL: add_i16_zext: ; MIPS32-LABEL: add_i16_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $4, $5, $4 ; MIPS32-NEXT: addu $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 65535 ; MIPS32-NEXT: ori $2, $2, 65535
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i16 %b, %a %add = add i16 %b, %a
ret i16 %add ret i16 %add
} }
define i16 @add_i16_aext(i16 %a, i16 %b) { define i16 @add_i16_aext(i16 %a, i16 %b) {
; MIPS32-LABEL: add_i16_aext: ; MIPS32-LABEL: add_i16_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: addu $2, $5, $4 ; MIPS32-NEXT: addu $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i16 %b, %a %add = add i16 %b, %a
ret i16 %add ret i16 %add
} }
define i64 @add_i64(i64 %a, i64 %b) { define i64 @add_i64(i64 %a, i64 %b) {
; MIPS32-LABEL: add_i64: ; MIPS32-LABEL: add_i64:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $1, 0
; MIPS32-NEXT: ori $1, $1, 0 ; MIPS32-NEXT: ori $1, $1, 0
; MIPS32-NEXT: addu $4, $6, $4 ; MIPS32-NEXT: addu $2, $6, $4
; MIPS32-NEXT: lui $2, 0 ; MIPS32-NEXT: lui $3, 0
; MIPS32-NEXT: ori $2, $2, 1 ; MIPS32-NEXT: ori $3, $3, 1
; MIPS32-NEXT: and $1, $1, $2 ; MIPS32-NEXT: and $1, $1, $3
; MIPS32-NEXT: addu $1, $4, $1 ; MIPS32-NEXT: addu $1, $2, $1
; MIPS32-NEXT: sltu $2, $1, $6 ; MIPS32-NEXT: sltu $2, $1, $6
; MIPS32-NEXT: addu $4, $7, $5 ; MIPS32-NEXT: addu $3, $7, $5
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $4, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $4, $4, 1
; MIPS32-NEXT: and $2, $2, $5 ; MIPS32-NEXT: and $2, $2, $4
; MIPS32-NEXT: addu $3, $4, $2 ; MIPS32-NEXT: addu $3, $3, $2
; MIPS32-NEXT: move $2, $1 ; MIPS32-NEXT: move $2, $1
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%add = add i64 %b, %a %add = add i64 %b, %a
ret i64 %add ret i64 %add
} }
▲ Show 20 Lines • Show All 46 Lines • ▼ Show 20 Linesentry:
%add = add i128 %b, %a %add = add i128 %b, %a
ret i128 %add ret i128 %add
} }
declare { i32, i1 } @llvm.uadd.with.overflow.i32(i32, i32) declare { i32, i1 } @llvm.uadd.with.overflow.i32(i32, i32)
define void @uadd_with_overflow(i32 %lhs, i32 %rhs, i32* %padd, i1* %pcarry_flag) { define void @uadd_with_overflow(i32 %lhs, i32 %rhs, i32* %padd, i1* %pcarry_flag) {
; MIPS32-LABEL: uadd_with_overflow: ; MIPS32-LABEL: uadd_with_overflow:
; MIPS32: # %bb.0: ; MIPS32: # %bb.0:
; MIPS32-NEXT: addu $4, $4, $5 ; MIPS32-NEXT: addu $1, $4, $5
; MIPS32-NEXT: sltu $5, $4, $5 ; MIPS32-NEXT: sltu $2, $1, $5
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $3, 0
; MIPS32-NEXT: ori $1, $1, 1 ; MIPS32-NEXT: ori $3, $3, 1
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $2, $2, $3
; MIPS32-NEXT: sb $1, 0($7) ; MIPS32-NEXT: sb $2, 0($7)
; MIPS32-NEXT: sw $4, 0($6) ; MIPS32-NEXT: sw $1, 0($6)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
%res = call { i32, i1 } @llvm.uadd.with.overflow.i32(i32 %lhs, i32 %rhs) %res = call { i32, i1 } @llvm.uadd.with.overflow.i32(i32 %lhs, i32 %rhs)
%carry_flag = extractvalue { i32, i1 } %res, 1 %carry_flag = extractvalue { i32, i1 } %res, 1
%add = extractvalue { i32, i1 } %res, 0 %add = extractvalue { i32, i1 } %res, 0
store i1 %carry_flag, i1* %pcarry_flag store i1 %carry_flag, i1* %pcarry_flag
store i32 %add, i32* %padd store i32 %add, i32* %padd
ret void ret void
} }

test/CodeGen/Mips/GlobalISel/llvm-ir/icmp.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32 ; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32
define i32 @eq(i32 %a, i32 %b){ define i32 @eq(i32 %a, i32 %b){
; MIPS32-LABEL: eq: ; MIPS32-LABEL: eq:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: xor $4, $4, $5 ; MIPS32-NEXT: xor $1, $4, $5
; MIPS32-NEXT: sltiu $4, $4, 1 ; MIPS32-NEXT: sltiu $1, $1, 1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp eq i32 %a, %b %cmp = icmp eq i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @ne(i32 %a, i32 %b) { define i32 @ne(i32 %a, i32 %b) {
; MIPS32-LABEL: ne: ; MIPS32-LABEL: ne:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: xor $4, $4, $5 ; MIPS32-NEXT: xor $1, $4, $5
; MIPS32-NEXT: sltu $4, $zero, $4 ; MIPS32-NEXT: sltu $1, $zero, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp ne i32 %a, %b %cmp = icmp ne i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @sgt(i32 %a, i32 %b) { define i32 @sgt(i32 %a, i32 %b) {
; MIPS32-LABEL: sgt: ; MIPS32-LABEL: sgt:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: slt $4, $5, $4 ; MIPS32-NEXT: slt $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp sgt i32 %a, %b %cmp = icmp sgt i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @sge(i32 %a, i32 %b) { define i32 @sge(i32 %a, i32 %b) {
; MIPS32-LABEL: sge: ; MIPS32-LABEL: sge:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: slt $4, $4, $5 ; MIPS32-NEXT: slt $1, $4, $5
; MIPS32-NEXT: xori $4, $4, 1 ; MIPS32-NEXT: xori $1, $1, 1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp sge i32 %a, %b %cmp = icmp sge i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @slt(i32 %a, i32 %b) { define i32 @slt(i32 %a, i32 %b) {
; MIPS32-LABEL: slt: ; MIPS32-LABEL: slt:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: slt $4, $4, $5 ; MIPS32-NEXT: slt $1, $4, $5
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp slt i32 %a, %b %cmp = icmp slt i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @sle(i32 %a, i32 %b) { define i32 @sle(i32 %a, i32 %b) {
; MIPS32-LABEL: sle: ; MIPS32-LABEL: sle:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: slt $4, $5, $4 ; MIPS32-NEXT: slt $1, $5, $4
; MIPS32-NEXT: xori $4, $4, 1 ; MIPS32-NEXT: xori $1, $1, 1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp sle i32 %a, %b %cmp = icmp sle i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @ugt(i32 %a, i32 %b) { define i32 @ugt(i32 %a, i32 %b) {
; MIPS32-LABEL: ugt: ; MIPS32-LABEL: ugt:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sltu $4, $5, $4 ; MIPS32-NEXT: sltu $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp ugt i32 %a, %b %cmp = icmp ugt i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @uge(i32 %a, i32 %b) { define i32 @uge(i32 %a, i32 %b) {
; MIPS32-LABEL: uge: ; MIPS32-LABEL: uge:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sltu $4, $4, $5 ; MIPS32-NEXT: sltu $1, $4, $5
; MIPS32-NEXT: xori $4, $4, 1 ; MIPS32-NEXT: xori $1, $1, 1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp uge i32 %a, %b %cmp = icmp uge i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @ult(i32 %a, i32 %b) { define i32 @ult(i32 %a, i32 %b) {
; MIPS32-LABEL: ult: ; MIPS32-LABEL: ult:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sltu $4, $4, $5 ; MIPS32-NEXT: sltu $1, $4, $5
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp ult i32 %a, %b %cmp = icmp ult i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }
define i32 @ule(i32 %a, i32 %b) { define i32 @ule(i32 %a, i32 %b) {
; MIPS32-LABEL: ule: ; MIPS32-LABEL: ule:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sltu $4, $5, $4 ; MIPS32-NEXT: sltu $1, $5, $4
; MIPS32-NEXT: xori $4, $4, 1 ; MIPS32-NEXT: xori $1, $1, 1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp ule i32 %a, %b %cmp = icmp ule i32 %a, %b
%conv = zext i1 %cmp to i32 %conv = zext i1 %cmp to i32
ret i32 %conv ret i32 %conv
} }

test/CodeGen/Mips/GlobalISel/llvm-ir/mul.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32 ; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32
define i32 @mul_i32(i32 %x, i32 %y) { define i32 @mul_i32(i32 %x, i32 %y) {
; MIPS32-LABEL: mul_i32: ; MIPS32-LABEL: mul_i32:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $2, $4, $5 ; MIPS32-NEXT: mul $2, $4, $5
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%z = mul i32 %x, %y %z = mul i32 %x, %y
ret i32 %z ret i32 %z
} }
define signext i8 @mul_i8_sext(i8 signext %a, i8 signext %b) { define signext i8 @mul_i8_sext(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: mul_i8_sext: ; MIPS32-LABEL: mul_i8_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $4, $5, $4 ; MIPS32-NEXT: mul $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $4, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i8 %b, %a %mul = mul i8 %b, %a
ret i8 %mul ret i8 %mul
} }
define zeroext i8 @mul_i8_zext(i8 zeroext %a, i8 zeroext %b) { define zeroext i8 @mul_i8_zext(i8 zeroext %a, i8 zeroext %b) {
; MIPS32-LABEL: mul_i8_zext: ; MIPS32-LABEL: mul_i8_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $4, $5, $4 ; MIPS32-NEXT: mul $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 255 ; MIPS32-NEXT: ori $2, $2, 255
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i8 %b, %a %mul = mul i8 %b, %a
ret i8 %mul ret i8 %mul
} }
define i8 @mul_i8_aext(i8 %a, i8 %b) { define i8 @mul_i8_aext(i8 %a, i8 %b) {
; MIPS32-LABEL: mul_i8_aext: ; MIPS32-LABEL: mul_i8_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $2, $5, $4 ; MIPS32-NEXT: mul $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i8 %b, %a %mul = mul i8 %b, %a
ret i8 %mul ret i8 %mul
} }
define signext i16 @mul_i16_sext(i16 signext %a, i16 signext %b) { define signext i16 @mul_i16_sext(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: mul_i16_sext: ; MIPS32-LABEL: mul_i16_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $4, $5, $4 ; MIPS32-NEXT: mul $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $4, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i16 %b, %a %mul = mul i16 %b, %a
ret i16 %mul ret i16 %mul
} }
define zeroext i16 @mul_i16_zext(i16 zeroext %a, i16 zeroext %b) { define zeroext i16 @mul_i16_zext(i16 zeroext %a, i16 zeroext %b) {
; MIPS32-LABEL: mul_i16_zext: ; MIPS32-LABEL: mul_i16_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $4, $5, $4 ; MIPS32-NEXT: mul $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 65535 ; MIPS32-NEXT: ori $2, $2, 65535
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i16 %b, %a %mul = mul i16 %b, %a
ret i16 %mul ret i16 %mul
} }
define i16 @mul_i16_aext(i16 %a, i16 %b) { define i16 @mul_i16_aext(i16 %a, i16 %b) {
; MIPS32-LABEL: mul_i16_aext: ; MIPS32-LABEL: mul_i16_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $2, $5, $4 ; MIPS32-NEXT: mul $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i16 %b, %a %mul = mul i16 %b, %a
ret i16 %mul ret i16 %mul
} }
define i64 @mul_i64(i64 %a, i64 %b) { define i64 @mul_i64(i64 %a, i64 %b) {
; MIPS32-LABEL: mul_i64: ; MIPS32-LABEL: mul_i64:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: mul $2, $6, $4 ; MIPS32-NEXT: mul $2, $6, $4
; MIPS32-NEXT: mul $7, $7, $4 ; MIPS32-NEXT: mul $1, $7, $4
; MIPS32-NEXT: mul $5, $6, $5 ; MIPS32-NEXT: mul $3, $6, $5
; MIPS32-NEXT: multu $6, $4 ; MIPS32-NEXT: multu $6, $4
; MIPS32-NEXT: mfhi $4 ; MIPS32-NEXT: mfhi $4
; MIPS32-NEXT: addu $5, $7, $5 ; MIPS32-NEXT: addu $1, $1, $3
; MIPS32-NEXT: addu $3, $5, $4 ; MIPS32-NEXT: addu $3, $1, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%mul = mul i64 %b, %a %mul = mul i64 %b, %a
ret i64 %mul ret i64 %mul
} }
define i128 @mul_i128(i128 %a, i128 %b) { define i128 @mul_i128(i128 %a, i128 %b) {
▲ Show 20 Lines • Show All 87 Lines • ▼ Show 20 Lines
} }
declare { i32, i1 } @llvm.umul.with.overflow.i32(i32, i32) declare { i32, i1 } @llvm.umul.with.overflow.i32(i32, i32)
define void @umul_with_overflow(i32 %lhs, i32 %rhs, i32* %pmul, i1* %pcarry_flag) { define void @umul_with_overflow(i32 %lhs, i32 %rhs, i32* %pmul, i1* %pcarry_flag) {
; MIPS32-LABEL: umul_with_overflow: ; MIPS32-LABEL: umul_with_overflow:
; MIPS32: # %bb.0: ; MIPS32: # %bb.0:
; MIPS32-NEXT: mul $1, $4, $5 ; MIPS32-NEXT: mul $1, $4, $5
; MIPS32-NEXT: multu $4, $5 ; MIPS32-NEXT: multu $4, $5
; MIPS32-NEXT: mfhi $4 ; MIPS32-NEXT: mfhi $2
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $3, 0
; MIPS32-NEXT: ori $5, $5, 0 ; MIPS32-NEXT: ori $3, $3, 0
; MIPS32-NEXT: xor $4, $4, $5 ; MIPS32-NEXT: xor $2, $2, $3
; MIPS32-NEXT: sltu $4, $zero, $4 ; MIPS32-NEXT: sltu $2, $zero, $2
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $3, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $3, $3, 1
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $2, $2, $3
; MIPS32-NEXT: sb $4, 0($7) ; MIPS32-NEXT: sb $2, 0($7)
; MIPS32-NEXT: sw $1, 0($6) ; MIPS32-NEXT: sw $1, 0($6)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
%res = call { i32, i1 } @llvm.umul.with.overflow.i32(i32 %lhs, i32 %rhs) %res = call { i32, i1 } @llvm.umul.with.overflow.i32(i32 %lhs, i32 %rhs)
%carry_flag = extractvalue { i32, i1 } %res, 1 %carry_flag = extractvalue { i32, i1 } %res, 1
%mul = extractvalue { i32, i1 } %res, 0 %mul = extractvalue { i32, i1 } %res, 0
store i1 %carry_flag, i1* %pcarry_flag store i1 %carry_flag, i1* %pcarry_flag
store i32 %mul, i32* %pmul store i32 %mul, i32* %pmul
ret void ret void
} }

test/CodeGen/Mips/GlobalISel/llvm-ir/rem_and_div.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32 ; RUN: llc -O0 -mtriple=mipsel-linux-gnu -global-isel -verify-machineinstrs %s -o -| FileCheck %s -check-prefixes=MIPS32
; sdiv ; sdiv
define signext i8 @sdiv_i8(i8 signext %a, i8 signext %b) { define signext i8 @sdiv_i8(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: sdiv_i8: ; MIPS32-LABEL: sdiv_i8:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sll $5, $5, 24 ; MIPS32-NEXT: sll $1, $5, 24
; MIPS32-NEXT: sra $5, $5, 24 ; MIPS32-NEXT: sra $1, $1, 24
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $2, $4, 24
; MIPS32-NEXT: sra $4, $4, 24 ; MIPS32-NEXT: sra $2, $2, 24
; MIPS32-NEXT: div $zero, $5, $4 ; MIPS32-NEXT: div $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mflo $4 ; MIPS32-NEXT: mflo $1
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $4, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%div = sdiv i8 %b, %a %div = sdiv i8 %b, %a
ret i8 %div ret i8 %div
} }
define signext i16 @sdiv_i16(i16 signext %a, i16 signext %b) { define signext i16 @sdiv_i16(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: sdiv_i16: ; MIPS32-LABEL: sdiv_i16:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sll $5, $5, 16 ; MIPS32-NEXT: sll $1, $5, 16
; MIPS32-NEXT: sra $5, $5, 16 ; MIPS32-NEXT: sra $1, $1, 16
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $2, $4, 16
; MIPS32-NEXT: sra $4, $4, 16 ; MIPS32-NEXT: sra $2, $2, 16
; MIPS32-NEXT: div $zero, $5, $4 ; MIPS32-NEXT: div $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mflo $4 ; MIPS32-NEXT: mflo $1
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $4, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%div = sdiv i16 %b, %a %div = sdiv i16 %b, %a
ret i16 %div ret i16 %div
} }
define signext i32 @sdiv_i32(i32 signext %a, i32 signext %b) { define signext i32 @sdiv_i32(i32 signext %a, i32 signext %b) {
Show All 32 Linesentry:
%div = sdiv i64 %b, %a %div = sdiv i64 %b, %a
ret i64 %div ret i64 %div
} }
; srem ; srem
define signext i8 @srem_i8(i8 signext %a, i8 signext %b) { define signext i8 @srem_i8(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: srem_i8: ; MIPS32-LABEL: srem_i8:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sll $5, $5, 24 ; MIPS32-NEXT: sll $1, $5, 24
; MIPS32-NEXT: sra $5, $5, 24 ; MIPS32-NEXT: sra $1, $1, 24
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $2, $4, 24
; MIPS32-NEXT: sra $4, $4, 24 ; MIPS32-NEXT: sra $2, $2, 24
; MIPS32-NEXT: div $zero, $5, $4 ; MIPS32-NEXT: div $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mflo $4 ; MIPS32-NEXT: mflo $1
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $4, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%div = sdiv i8 %b, %a %div = sdiv i8 %b, %a
ret i8 %div ret i8 %div
} }
define signext i16 @srem_i16(i16 signext %a, i16 signext %b) { define signext i16 @srem_i16(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: srem_i16: ; MIPS32-LABEL: srem_i16:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: sll $5, $5, 16 ; MIPS32-NEXT: sll $1, $5, 16
; MIPS32-NEXT: sra $5, $5, 16 ; MIPS32-NEXT: sra $1, $1, 16
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $2, $4, 16
; MIPS32-NEXT: sra $4, $4, 16 ; MIPS32-NEXT: sra $2, $2, 16
; MIPS32-NEXT: div $zero, $5, $4 ; MIPS32-NEXT: div $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mfhi $4 ; MIPS32-NEXT: mfhi $1
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $4, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%rem = srem i16 %b, %a %rem = srem i16 %b, %a
ret i16 %rem ret i16 %rem
} }
define signext i32 @srem_i32(i32 signext %a, i32 signext %b) { define signext i32 @srem_i32(i32 signext %a, i32 signext %b) {
Show All 35 Lines
; udiv ; udiv
define signext i8 @udiv_i8(i8 signext %a, i8 signext %b) { define signext i8 @udiv_i8(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: udiv_i8: ; MIPS32-LABEL: udiv_i8:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $1, 0
; MIPS32-NEXT: ori $1, $1, 255 ; MIPS32-NEXT: ori $1, $1, 255
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $1, $5, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 255 ; MIPS32-NEXT: ori $2, $2, 255
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $2, $4, $2
; MIPS32-NEXT: divu $zero, $1, $4 ; MIPS32-NEXT: divu $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mflo $1 ; MIPS32-NEXT: mflo $1
; MIPS32-NEXT: sll $1, $1, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $1, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%div = udiv i8 %b, %a %div = udiv i8 %b, %a
ret i8 %div ret i8 %div
} }
define signext i16 @udiv_i16(i16 signext %a, i16 signext %b) { define signext i16 @udiv_i16(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: udiv_i16: ; MIPS32-LABEL: udiv_i16:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $1, 0
; MIPS32-NEXT: ori $1, $1, 65535 ; MIPS32-NEXT: ori $1, $1, 65535
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $1, $5, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 65535 ; MIPS32-NEXT: ori $2, $2, 65535
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $2, $4, $2
; MIPS32-NEXT: divu $zero, $1, $4 ; MIPS32-NEXT: divu $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mflo $1 ; MIPS32-NEXT: mflo $1
; MIPS32-NEXT: sll $1, $1, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $1, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%div = udiv i16 %b, %a %div = udiv i16 %b, %a
ret i16 %div ret i16 %div
Show All 38 Lines
; urem ; urem
define signext i8 @urem_i8(i8 signext %a, i8 signext %b) { define signext i8 @urem_i8(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: urem_i8: ; MIPS32-LABEL: urem_i8:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $1, 0
; MIPS32-NEXT: ori $1, $1, 255 ; MIPS32-NEXT: ori $1, $1, 255
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $1, $5, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 255 ; MIPS32-NEXT: ori $2, $2, 255
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $2, $4, $2
; MIPS32-NEXT: divu $zero, $1, $4 ; MIPS32-NEXT: divu $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mfhi $1 ; MIPS32-NEXT: mfhi $1
; MIPS32-NEXT: sll $1, $1, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $1, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%rem = urem i8 %b, %a %rem = urem i8 %b, %a
ret i8 %rem ret i8 %rem
} }
define signext i16 @urem_i16(i16 signext %a, i16 signext %b) { define signext i16 @urem_i16(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: urem_i16: ; MIPS32-LABEL: urem_i16:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $1, 0
; MIPS32-NEXT: ori $1, $1, 65535 ; MIPS32-NEXT: ori $1, $1, 65535
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $1, $5, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 65535 ; MIPS32-NEXT: ori $2, $2, 65535
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $2, $4, $2
; MIPS32-NEXT: divu $zero, $1, $4 ; MIPS32-NEXT: divu $zero, $1, $2
; MIPS32-NEXT: teq $4, $zero, 7 ; MIPS32-NEXT: teq $2, $zero, 7
; MIPS32-NEXT: mfhi $1 ; MIPS32-NEXT: mfhi $1
; MIPS32-NEXT: sll $1, $1, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $1, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%rem = urem i16 %b, %a %rem = urem i16 %b, %a
ret i16 %rem ret i16 %rem
Show All 38 Lines

test/CodeGen/Mips/GlobalISel/llvm-ir/select.ll

Show First 20 Lines • Show All 58 Lines • ▼ Show 20 Lines
entry: entry:
%cond = select i1 %test, i32* %a, i32* %b %cond = select i1 %test, i32* %a, i32* %b
ret i32* %cond ret i32* %cond
} }
define i32 @select_with_negation(i32 %a, i32 %b, i32 %x, i32 %y) { define i32 @select_with_negation(i32 %a, i32 %b, i32 %x, i32 %y) {
; MIPS32-LABEL: select_with_negation: ; MIPS32-LABEL: select_with_negation:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: slt $4, $4, $5 ; MIPS32-NEXT: slt $1, $4, $5
; MIPS32-NEXT: not $4, $4 ; MIPS32-NEXT: not $1, $1
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $4, $4, $5 ; MIPS32-NEXT: and $1, $1, $2
; MIPS32-NEXT: movn $7, $6, $4 ; MIPS32-NEXT: movn $7, $6, $1
; MIPS32-NEXT: move $2, $7 ; MIPS32-NEXT: move $2, $7
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%cmp = icmp slt i32 %a, %b %cmp = icmp slt i32 %a, %b
%lneg = xor i1 %cmp, true %lneg = xor i1 %cmp, true
%cond = select i1 %lneg, i32 %x, i32 %y %cond = select i1 %lneg, i32 %x, i32 %y
ret i32 %cond ret i32 %cond
} }

test/CodeGen/Mips/GlobalISel/llvm-ir/sub.ll

Show All 9 Lines
entry: entry:
%z = sub i32 %x, %y %z = sub i32 %x, %y
ret i32 %z ret i32 %z
} }
define signext i8 @sub_i8_sext(i8 signext %a, i8 signext %b) { define signext i8 @sub_i8_sext(i8 signext %a, i8 signext %b) {
; MIPS32-LABEL: sub_i8_sext: ; MIPS32-LABEL: sub_i8_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $4, $5, $4 ; MIPS32-NEXT: subu $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 24 ; MIPS32-NEXT: sll $1, $1, 24
; MIPS32-NEXT: sra $2, $4, 24 ; MIPS32-NEXT: sra $2, $1, 24
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i8 %b, %a %sub = sub i8 %b, %a
ret i8 %sub ret i8 %sub
} }
define zeroext i8 @sub_i8_zext(i8 zeroext %a, i8 zeroext %b) { define zeroext i8 @sub_i8_zext(i8 zeroext %a, i8 zeroext %b) {
; MIPS32-LABEL: sub_i8_zext: ; MIPS32-LABEL: sub_i8_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $4, $5, $4 ; MIPS32-NEXT: subu $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 255 ; MIPS32-NEXT: ori $2, $2, 255
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i8 %b, %a %sub = sub i8 %b, %a
ret i8 %sub ret i8 %sub
} }
define i8 @sub_i8_aext(i8 %a, i8 %b) { define i8 @sub_i8_aext(i8 %a, i8 %b) {
; MIPS32-LABEL: sub_i8_aext: ; MIPS32-LABEL: sub_i8_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $2, $5, $4 ; MIPS32-NEXT: subu $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i8 %b, %a %sub = sub i8 %b, %a
ret i8 %sub ret i8 %sub
} }
define signext i16 @sub_i16_sext(i16 signext %a, i16 signext %b) { define signext i16 @sub_i16_sext(i16 signext %a, i16 signext %b) {
; MIPS32-LABEL: sub_i16_sext: ; MIPS32-LABEL: sub_i16_sext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $4, $5, $4 ; MIPS32-NEXT: subu $1, $5, $4
; MIPS32-NEXT: sll $4, $4, 16 ; MIPS32-NEXT: sll $1, $1, 16
; MIPS32-NEXT: sra $2, $4, 16 ; MIPS32-NEXT: sra $2, $1, 16
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i16 %b, %a %sub = sub i16 %b, %a
ret i16 %sub ret i16 %sub
} }
define zeroext i16 @sub_i16_zext(i16 zeroext %a, i16 zeroext %b) { define zeroext i16 @sub_i16_zext(i16 zeroext %a, i16 zeroext %b) {
; MIPS32-LABEL: sub_i16_zext: ; MIPS32-LABEL: sub_i16_zext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $4, $5, $4 ; MIPS32-NEXT: subu $1, $5, $4
; MIPS32-NEXT: lui $5, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $5, $5, 65535 ; MIPS32-NEXT: ori $2, $2, 65535
; MIPS32-NEXT: and $2, $4, $5 ; MIPS32-NEXT: and $2, $1, $2
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i16 %b, %a %sub = sub i16 %b, %a
ret i16 %sub ret i16 %sub
} }
define i16 @sub_i16_aext(i16 %a, i16 %b) { define i16 @sub_i16_aext(i16 %a, i16 %b) {
; MIPS32-LABEL: sub_i16_aext: ; MIPS32-LABEL: sub_i16_aext:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $2, $5, $4 ; MIPS32-NEXT: subu $2, $5, $4
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i16 %b, %a %sub = sub i16 %b, %a
ret i16 %sub ret i16 %sub
} }
define i64 @sub_i64(i64 %a, i64 %b) { define i64 @sub_i64(i64 %a, i64 %b) {
; MIPS32-LABEL: sub_i64: ; MIPS32-LABEL: sub_i64:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: subu $2, $6, $4 ; MIPS32-NEXT: subu $2, $6, $4
; MIPS32-NEXT: sltu $4, $6, $4 ; MIPS32-NEXT: sltu $1, $6, $4
; MIPS32-NEXT: subu $5, $7, $5 ; MIPS32-NEXT: subu $3, $7, $5
; MIPS32-NEXT: lui $6, 0 ; MIPS32-NEXT: lui $4, 0
; MIPS32-NEXT: ori $6, $6, 1 ; MIPS32-NEXT: ori $4, $4, 1
; MIPS32-NEXT: and $4, $4, $6 ; MIPS32-NEXT: and $1, $1, $4
; MIPS32-NEXT: subu $3, $5, $4 ; MIPS32-NEXT: subu $3, $3, $1
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%sub = sub i64 %b, %a %sub = sub i64 %b, %a
ret i64 %sub ret i64 %sub
} }
define i128 @sub_i128(i128 %a, i128 %b) { define i128 @sub_i128(i128 %a, i128 %b) {
▲ Show 20 Lines • Show All 50 Lines • Show Last 20 Lines

test/CodeGen/Mips/GlobalISel/llvm-ir/truncStore_and_aExtLoad.ll

Show All 20 Lines
entry: entry:
%0 = load i16, i16* %px %0 = load i16, i16* %px
ret i16 %0 ret i16 %0
} }
define void @load_store_i1(i1* %px, i1* %py) { define void @load_store_i1(i1* %px, i1* %py) {
; MIPS32-LABEL: load_store_i1: ; MIPS32-LABEL: load_store_i1:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lbu $5, 0($5) ; MIPS32-NEXT: lbu $1, 0($5)
; MIPS32-NEXT: lui $1, 0 ; MIPS32-NEXT: lui $2, 0
; MIPS32-NEXT: ori $1, $1, 1 ; MIPS32-NEXT: ori $2, $2, 1
; MIPS32-NEXT: and $1, $5, $1 ; MIPS32-NEXT: and $1, $1, $2
; MIPS32-NEXT: sb $1, 0($4) ; MIPS32-NEXT: sb $1, 0($4)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%0 = load i1, i1* %py %0 = load i1, i1* %py
store i1 %0, i1* %px store i1 %0, i1* %px
ret void ret void
} }
define void @load_store_i8(i8* %px, i8* %py) { define void @load_store_i8(i8* %px, i8* %py) {
; MIPS32-LABEL: load_store_i8: ; MIPS32-LABEL: load_store_i8:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lbu $5, 0($5) ; MIPS32-NEXT: lbu $1, 0($5)
; MIPS32-NEXT: sb $5, 0($4) ; MIPS32-NEXT: sb $1, 0($4)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%0 = load i8, i8* %py %0 = load i8, i8* %py
store i8 %0, i8* %px store i8 %0, i8* %px
ret void ret void
} }
define void @load_store_i16(i16* %px, i16* %py) { define void @load_store_i16(i16* %px, i16* %py) {
; MIPS32-LABEL: load_store_i16: ; MIPS32-LABEL: load_store_i16:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lhu $5, 0($5) ; MIPS32-NEXT: lhu $1, 0($5)
; MIPS32-NEXT: sh $5, 0($4) ; MIPS32-NEXT: sh $1, 0($4)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%0 = load i16, i16* %py %0 = load i16, i16* %py
store i16 %0, i16* %px store i16 %0, i16* %px
ret void ret void
} }
define void @load_store_i32(i32* %px, i32* %py) { define void @load_store_i32(i32* %px, i32* %py) {
; MIPS32-LABEL: load_store_i32: ; MIPS32-LABEL: load_store_i32:
; MIPS32: # %bb.0: # %entry ; MIPS32: # %bb.0: # %entry
; MIPS32-NEXT: lw $5, 0($5) ; MIPS32-NEXT: lw $1, 0($5)
; MIPS32-NEXT: sw $5, 0($4) ; MIPS32-NEXT: sw $1, 0($4)
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
entry: entry:
%0 = load i32, i32* %py %0 = load i32, i32* %py
store i32 %0, i32* %px store i32 %0, i32* %px
ret void ret void
} }

test/CodeGen/Mips/atomic.ll

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Show First 20 Lines • Show All 50 Lines • ▼ Show 20 Lines
; MIPS32-NEXT: # %bb.2: # %entry ; MIPS32-NEXT: # %bb.2: # %entry
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
; ;
; MIPS32O0-LABEL: AtomicLoadAdd32: ; MIPS32O0-LABEL: AtomicLoadAdd32:
; MIPS32O0: # %bb.0: # %entry ; MIPS32O0: # %bb.0: # %entry
; MIPS32O0-NEXT: lui $2, %hi(_gp_disp) ; MIPS32O0-NEXT: lui $2, %hi(_gp_disp)
; MIPS32O0-NEXT: addiu $2, $2, %lo(_gp_disp) ; MIPS32O0-NEXT: addiu $2, $2, %lo(_gp_disp)
; MIPS32O0-NEXT: addu $2, $2, $25 ; MIPS32O0-NEXT: addu $1, $2, $25
; MIPS32O0-NEXT: lw $2, %got(x)($2) ; MIPS32O0-NEXT: lw $1, %got(x)($1)
; MIPS32O0-NEXT: $BB0_1: # %entry ; MIPS32O0-NEXT: $BB0_1: # %entry
; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS32O0-NEXT: ll $25, 0($2) ; MIPS32O0-NEXT: ll $2, 0($1)
; MIPS32O0-NEXT: addu $1, $25, $4 ; MIPS32O0-NEXT: addu $3, $2, $4
; MIPS32O0-NEXT: sc $1, 0($2) ; MIPS32O0-NEXT: sc $3, 0($1)
; MIPS32O0-NEXT: beqz $1, $BB0_1 ; MIPS32O0-NEXT: beqz $3, $BB0_1
; MIPS32O0-NEXT: nop ; MIPS32O0-NEXT: nop
; MIPS32O0-NEXT: # %bb.2: # %entry ; MIPS32O0-NEXT: # %bb.2: # %entry
; MIPS32O0-NEXT: move $2, $25
; MIPS32O0-NEXT: jr $ra ; MIPS32O0-NEXT: jr $ra
; MIPS32O0-NEXT: nop ; MIPS32O0-NEXT: nop
; ;
; MIPS32R2-LABEL: AtomicLoadAdd32: ; MIPS32R2-LABEL: AtomicLoadAdd32:
; MIPS32R2: # %bb.0: # %entry ; MIPS32R2: # %bb.0: # %entry
; MIPS32R2-NEXT: lui $2, %hi(_gp_disp) ; MIPS32R2-NEXT: lui $2, %hi(_gp_disp)
; MIPS32R2-NEXT: addiu $2, $2, %lo(_gp_disp) ; MIPS32R2-NEXT: addiu $2, $2, %lo(_gp_disp)
; MIPS32R2-NEXT: addu $1, $2, $25 ; MIPS32R2-NEXT: addu $1, $2, $25
Show All 25 Lines
; MIPS32R6-NEXT: # %bb.2: # %entry ; MIPS32R6-NEXT: # %bb.2: # %entry
; MIPS32R6-NEXT: jrc $ra ; MIPS32R6-NEXT: jrc $ra
; ;
; MIPS32R6O0-LABEL: AtomicLoadAdd32: ; MIPS32R6O0-LABEL: AtomicLoadAdd32:
; MIPS32R6O0: # %bb.0: # %entry ; MIPS32R6O0: # %bb.0: # %entry
; MIPS32R6O0-NEXT: lui $2, %hi(_gp_disp) ; MIPS32R6O0-NEXT: lui $2, %hi(_gp_disp)
; MIPS32R6O0-NEXT: addiu $2, $2, %lo(_gp_disp) ; MIPS32R6O0-NEXT: addiu $2, $2, %lo(_gp_disp)
; MIPS32R6O0-NEXT: addiu $sp, $sp, -8 ; MIPS32R6O0-NEXT: addiu $sp, $sp, -8
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; MIPS32R6O0-NEXT: $BB0_1: # %entry ; MIPS32R6O0-NEXT: $BB0_1: # %entry
; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS32R6O0-NEXT: ll $1, 0($2) ; MIPS32R6O0-NEXT: ll $3, 0($1)
; MIPS32R6O0-NEXT: addu $3, $1, $4 ; MIPS32R6O0-NEXT: addu $5, $3, $4
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; MIPS32R6O0-NEXT: beqzc $3, $BB0_1 ; MIPS32R6O0-NEXT: beqzc $5, $BB0_1
; MIPS32R6O0-NEXT: # %bb.2: # %entry ; MIPS32R6O0-NEXT: # %bb.2: # %entry
; MIPS32R6O0-NEXT: move $2, $1 ; MIPS32R6O0-NEXT: sw $2, 4($sp) # 4-byte Folded Spill
; MIPS32R6O0-NEXT: sw $25, 4($sp) # 4-byte Folded Spill ; MIPS32R6O0-NEXT: move $2, $3
; MIPS32R6O0-NEXT: addiu $sp, $sp, 8 ; MIPS32R6O0-NEXT: addiu $sp, $sp, 8
; MIPS32R6O0-NEXT: jrc $ra ; MIPS32R6O0-NEXT: jrc $ra
; ;
; MIPS4-LABEL: AtomicLoadAdd32: ; MIPS4-LABEL: AtomicLoadAdd32:
; MIPS4: # %bb.0: # %entry ; MIPS4: # %bb.0: # %entry
; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd32))) ; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd32)))
; MIPS4-NEXT: daddu $1, $1, $25 ; MIPS4-NEXT: daddu $1, $1, $25
; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd32))) ; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd32)))
▲ Show 20 Lines • Show All 181 Lines • ▼ Show 20 Lines
; MIPS32-NEXT: # %bb.2: # %entry ; MIPS32-NEXT: # %bb.2: # %entry
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
; ;
; MIPS32O0-LABEL: AtomicLoadSub32: ; MIPS32O0-LABEL: AtomicLoadSub32:
; MIPS32O0: # %bb.0: # %entry ; MIPS32O0: # %bb.0: # %entry
; MIPS32O0-NEXT: lui $2, %hi(_gp_disp) ; MIPS32O0-NEXT: lui $2, %hi(_gp_disp)
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; MIPS32O0-NEXT: $BB1_1: # %entry ; MIPS32O0-NEXT: $BB1_1: # %entry
; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1
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; ;
; MIPS32R2-LABEL: AtomicLoadSub32: ; MIPS32R2-LABEL: AtomicLoadSub32:
; MIPS32R2: # %bb.0: # %entry ; MIPS32R2: # %bb.0: # %entry
; MIPS32R2-NEXT: lui $2, %hi(_gp_disp) ; MIPS32R2-NEXT: lui $2, %hi(_gp_disp)
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Show All 25 Lines
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; ;
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; MIPS32R6O0-NEXT: jrc $ra ; MIPS32R6O0-NEXT: jrc $ra
; ;
; MIPS4-LABEL: AtomicLoadSub32: ; MIPS4-LABEL: AtomicLoadSub32:
; MIPS4: # %bb.0: # %entry ; MIPS4: # %bb.0: # %entry
; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub32))) ; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub32)))
; MIPS4-NEXT: daddu $1, $1, $25 ; MIPS4-NEXT: daddu $1, $1, $25
; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub32))) ; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub32)))
▲ Show 20 Lines • Show All 181 Lines • ▼ Show 20 Lines
; MIPS32-NEXT: # %bb.2: # %entry ; MIPS32-NEXT: # %bb.2: # %entry
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
; ;
; MIPS32O0-LABEL: AtomicLoadXor32: ; MIPS32O0-LABEL: AtomicLoadXor32:
; MIPS32O0: # %bb.0: # %entry ; MIPS32O0: # %bb.0: # %entry
; MIPS32O0-NEXT: lui $2, %hi(_gp_disp) ; MIPS32O0-NEXT: lui $2, %hi(_gp_disp)
; MIPS32O0-NEXT: addiu $2, $2, %lo(_gp_disp) ; MIPS32O0-NEXT: addiu $2, $2, %lo(_gp_disp)
; MIPS32O0-NEXT: addu $2, $2, $25 ; MIPS32O0-NEXT: addu $1, $2, $25
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; MIPS32O0-NEXT: $BB2_1: # %entry ; MIPS32O0-NEXT: $BB2_1: # %entry
; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS32O0-NEXT: ll $25, 0($2) ; MIPS32O0-NEXT: ll $2, 0($1)
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; MIPS32O0-NEXT: sc $1, 0($2) ; MIPS32O0-NEXT: sc $3, 0($1)
; MIPS32O0-NEXT: beqz $1, $BB2_1 ; MIPS32O0-NEXT: beqz $3, $BB2_1
; MIPS32O0-NEXT: nop ; MIPS32O0-NEXT: nop
; MIPS32O0-NEXT: # %bb.2: # %entry ; MIPS32O0-NEXT: # %bb.2: # %entry
; MIPS32O0-NEXT: move $2, $25
; MIPS32O0-NEXT: jr $ra ; MIPS32O0-NEXT: jr $ra
; MIPS32O0-NEXT: nop ; MIPS32O0-NEXT: nop
; ;
; MIPS32R2-LABEL: AtomicLoadXor32: ; MIPS32R2-LABEL: AtomicLoadXor32:
; MIPS32R2: # %bb.0: # %entry ; MIPS32R2: # %bb.0: # %entry
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Show All 25 Lines
; MIPS32R6-NEXT: # %bb.2: # %entry ; MIPS32R6-NEXT: # %bb.2: # %entry
; MIPS32R6-NEXT: jrc $ra ; MIPS32R6-NEXT: jrc $ra
; ;
; MIPS32R6O0-LABEL: AtomicLoadXor32: ; MIPS32R6O0-LABEL: AtomicLoadXor32:
; MIPS32R6O0: # %bb.0: # %entry ; MIPS32R6O0: # %bb.0: # %entry
; MIPS32R6O0-NEXT: lui $2, %hi(_gp_disp) ; MIPS32R6O0-NEXT: lui $2, %hi(_gp_disp)
; MIPS32R6O0-NEXT: addiu $2, $2, %lo(_gp_disp) ; MIPS32R6O0-NEXT: addiu $2, $2, %lo(_gp_disp)
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; MIPS32R6O0-NEXT: $BB2_1: # %entry ; MIPS32R6O0-NEXT: $BB2_1: # %entry
; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS32R6O0-NEXT: ll $1, 0($2) ; MIPS32R6O0-NEXT: ll $3, 0($1)
; MIPS32R6O0-NEXT: xor $3, $1, $4 ; MIPS32R6O0-NEXT: xor $5, $3, $4
; MIPS32R6O0-NEXT: sc $3, 0($2) ; MIPS32R6O0-NEXT: sc $5, 0($1)
; MIPS32R6O0-NEXT: beqzc $3, $BB2_1 ; MIPS32R6O0-NEXT: beqzc $5, $BB2_1
; MIPS32R6O0-NEXT: # %bb.2: # %entry ; MIPS32R6O0-NEXT: # %bb.2: # %entry
; MIPS32R6O0-NEXT: move $2, $1 ; MIPS32R6O0-NEXT: sw $2, 4($sp) # 4-byte Folded Spill
; MIPS32R6O0-NEXT: sw $25, 4($sp) # 4-byte Folded Spill ; MIPS32R6O0-NEXT: move $2, $3
; MIPS32R6O0-NEXT: addiu $sp, $sp, 8 ; MIPS32R6O0-NEXT: addiu $sp, $sp, 8
; MIPS32R6O0-NEXT: jrc $ra ; MIPS32R6O0-NEXT: jrc $ra
; ;
; MIPS4-LABEL: AtomicLoadXor32: ; MIPS4-LABEL: AtomicLoadXor32:
; MIPS4: # %bb.0: # %entry ; MIPS4: # %bb.0: # %entry
; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadXor32))) ; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadXor32)))
; MIPS4-NEXT: daddu $1, $1, $25 ; MIPS4-NEXT: daddu $1, $1, $25
; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadXor32))) ; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadXor32)))
▲ Show 20 Lines • Show All 180 Lines • ▼ Show 20 Lines
; MIPS32-NEXT: # %bb.2: # %entry ; MIPS32-NEXT: # %bb.2: # %entry
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
; ;
; MIPS32O0-LABEL: AtomicLoadOr32: ; MIPS32O0-LABEL: AtomicLoadOr32:
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; MIPS4-LABEL: AtomicSwap32: ; MIPS4-LABEL: AtomicSwap32:
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; MIPS4-NEXT: daddiu $sp, $sp, -16 ; MIPS4-NEXT: daddiu $sp, $sp, -16
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▲ Show 20 Lines • Show All 215 Lines • ▼ Show 20 Lines
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▲ Show 20 Lines • Show All 225 Lines • ▼ Show 20 Lines
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▲ Show 20 Lines • Show All 129 Lines • ▼ Show 20 Lines
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▲ Show 20 Lines • Show All 212 Lines • ▼ Show 20 Lines
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▲ Show 20 Lines • Show All 554 Lines • ▼ Show 20 Lines
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; ;
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Show All 28 Lines
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; ;
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; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS32R6O0-NEXT: # =>This Inner Loop Header: Depth=1
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; MIPS32R6O0-NEXT: sync ; MIPS32R6O0-NEXT: sync
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; MIPS32R6O0-NEXT: sw $25, 4($sp) # 4-byte Folded Spill ; MIPS32R6O0-NEXT: move $2, $3
; MIPS32R6O0-NEXT: addiu $sp, $sp, 8 ; MIPS32R6O0-NEXT: addiu $sp, $sp, 8
; MIPS32R6O0-NEXT: jrc $ra ; MIPS32R6O0-NEXT: jrc $ra
; ;
; MIPS4-LABEL: CheckSync: ; MIPS4-LABEL: CheckSync:
; MIPS4: # %bb.0: # %entry ; MIPS4: # %bb.0: # %entry
; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(CheckSync))) ; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(CheckSync)))
; MIPS4-NEXT: daddu $1, $1, $25 ; MIPS4-NEXT: daddu $1, $1, $25
; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(CheckSync))) ; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(CheckSync)))
▲ Show 20 Lines • Show All 219 Lines • ▼ Show 20 Lines
; MIPS32-NEXT: jr $ra ; MIPS32-NEXT: jr $ra
; MIPS32-NEXT: nop ; MIPS32-NEXT: nop
; ;
; MIPS32O0-LABEL: zeroreg: ; MIPS32O0-LABEL: zeroreg:
; MIPS32O0: # %bb.0: # %entry ; MIPS32O0: # %bb.0: # %entry
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▲ Show 20 Lines • Show All 45 Lines • ▼ Show 20 Lines
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▲ Show 20 Lines • Show All 286 Lines • ▼ Show 20 Lines
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; ;
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; ;
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Show All 27 Lines
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; MIPS32R6O0-NEXT: addiu $sp, $sp, 8 ; MIPS32R6O0-NEXT: addiu $sp, $sp, 8
; MIPS32R6O0-NEXT: jrc $ra ; MIPS32R6O0-NEXT: jrc $ra
; ;
; MIPS4-LABEL: AtomicLoadAdd32_OffGt9Bit: ; MIPS4-LABEL: AtomicLoadAdd32_OffGt9Bit:
; MIPS4: # %bb.0: # %entry ; MIPS4: # %bb.0: # %entry
; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd32_OffGt9Bit))) ; MIPS4-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd32_OffGt9Bit)))
; MIPS4-NEXT: daddu $1, $1, $25 ; MIPS4-NEXT: daddu $1, $1, $25
; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd32_OffGt9Bit))) ; MIPS4-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd32_OffGt9Bit)))
▲ Show 20 Lines • Show All 176 Lines • Show Last 20 Lines

test/CodeGen/Mips/atomic64.ll

Show First 20 Lines • Show All 90 Lines • ▼ Show 20 Lines
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; ;
; MIPS64R6O0-LABEL: AtomicLoadAdd: ; MIPS64R6O0-LABEL: AtomicLoadAdd:
; MIPS64R6O0: # %bb.0: # %entry ; MIPS64R6O0: # %bb.0: # %entry
; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16
; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd))) ; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd)))
; MIPS64R6O0-NEXT: daddu $1, $1, $25 ; MIPS64R6O0-NEXT: daddu $1, $1, $25
; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd))) ; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd)))
; MIPS64R6O0-NEXT: move $25, $4 ; MIPS64R6O0-NEXT: move $2, $4
; MIPS64R6O0-NEXT: ld $1, %got_disp(x)($1) ; MIPS64R6O0-NEXT: ld $1, %got_disp(x)($1)
; MIPS64R6O0-NEXT: .LBB0_1: # %entry ; MIPS64R6O0-NEXT: .LBB0_1: # %entry
; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS64R6O0-NEXT: lld $2, 0($1) ; MIPS64R6O0-NEXT: lld $3, 0($1)
; MIPS64R6O0-NEXT: daddu $3, $2, $4 ; MIPS64R6O0-NEXT: daddu $5, $3, $4
; MIPS64R6O0-NEXT: scd $3, 0($1) ; MIPS64R6O0-NEXT: scd $5, 0($1)
; MIPS64R6O0-NEXT: beqzc $3, .LBB0_1 ; MIPS64R6O0-NEXT: beqzc $5, .LBB0_1
; MIPS64R6O0-NEXT: # %bb.2: # %entry ; MIPS64R6O0-NEXT: # %bb.2: # %entry
; MIPS64R6O0-NEXT: sd $25, 8($sp) # 8-byte Folded Spill ; MIPS64R6O0-NEXT: sd $2, 8($sp) # 8-byte Folded Spill
; MIPS64R6O0-NEXT: move $2, $3
; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16
; MIPS64R6O0-NEXT: jrc $ra ; MIPS64R6O0-NEXT: jrc $ra
; ;
; O1-LABEL: AtomicLoadAdd: ; O1-LABEL: AtomicLoadAdd:
; O1: # %bb.0: # %entry ; O1: # %bb.0: # %entry
; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd))) ; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAdd)))
; O1-NEXT: daddu $1, $1, $25 ; O1-NEXT: daddu $1, $1, $25
; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd))) ; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAdd)))
▲ Show 20 Lines • Show All 134 Lines • ▼ Show 20 Lines
; MIPS64R6-NEXT: jrc $ra ; MIPS64R6-NEXT: jrc $ra
; ;
; MIPS64R6O0-LABEL: AtomicLoadSub: ; MIPS64R6O0-LABEL: AtomicLoadSub:
; MIPS64R6O0: # %bb.0: # %entry ; MIPS64R6O0: # %bb.0: # %entry
; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16
; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub))) ; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub)))
; MIPS64R6O0-NEXT: daddu $1, $1, $25 ; MIPS64R6O0-NEXT: daddu $1, $1, $25
; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub))) ; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub)))
; MIPS64R6O0-NEXT: move $25, $4 ; MIPS64R6O0-NEXT: move $2, $4
; MIPS64R6O0-NEXT: ld $1, %got_disp(x)($1) ; MIPS64R6O0-NEXT: ld $1, %got_disp(x)($1)
; MIPS64R6O0-NEXT: .LBB1_1: # %entry ; MIPS64R6O0-NEXT: .LBB1_1: # %entry
; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS64R6O0-NEXT: lld $2, 0($1) ; MIPS64R6O0-NEXT: lld $3, 0($1)
; MIPS64R6O0-NEXT: dsubu $3, $2, $4 ; MIPS64R6O0-NEXT: dsubu $5, $3, $4
; MIPS64R6O0-NEXT: scd $3, 0($1) ; MIPS64R6O0-NEXT: scd $5, 0($1)
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; MIPS64R6O0-NEXT: # %bb.2: # %entry ; MIPS64R6O0-NEXT: # %bb.2: # %entry
; MIPS64R6O0-NEXT: sd $25, 8($sp) # 8-byte Folded Spill ; MIPS64R6O0-NEXT: sd $2, 8($sp) # 8-byte Folded Spill
; MIPS64R6O0-NEXT: move $2, $3
; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16
; MIPS64R6O0-NEXT: jrc $ra ; MIPS64R6O0-NEXT: jrc $ra
; ;
; O1-LABEL: AtomicLoadSub: ; O1-LABEL: AtomicLoadSub:
; O1: # %bb.0: # %entry ; O1: # %bb.0: # %entry
; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub))) ; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadSub)))
; O1-NEXT: daddu $1, $1, $25 ; O1-NEXT: daddu $1, $1, $25
; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub))) ; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadSub)))
▲ Show 20 Lines • Show All 134 Lines • ▼ Show 20 Lines
; MIPS64R6-NEXT: jrc $ra ; MIPS64R6-NEXT: jrc $ra
; ;
; MIPS64R6O0-LABEL: AtomicLoadAnd: ; MIPS64R6O0-LABEL: AtomicLoadAnd:
; MIPS64R6O0: # %bb.0: # %entry ; MIPS64R6O0: # %bb.0: # %entry
; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, -16
; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAnd))) ; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAnd)))
; MIPS64R6O0-NEXT: daddu $1, $1, $25 ; MIPS64R6O0-NEXT: daddu $1, $1, $25
; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAnd))) ; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAnd)))
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; MIPS64R6O0-NEXT: .LBB2_1: # %entry ; MIPS64R6O0-NEXT: .LBB2_1: # %entry
; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1 ; MIPS64R6O0-NEXT: # =>This Inner Loop Header: Depth=1
; MIPS64R6O0-NEXT: lld $2, 0($1) ; MIPS64R6O0-NEXT: lld $3, 0($1)
; MIPS64R6O0-NEXT: and $3, $2, $4 ; MIPS64R6O0-NEXT: and $5, $3, $4
; MIPS64R6O0-NEXT: scd $3, 0($1) ; MIPS64R6O0-NEXT: scd $5, 0($1)
; MIPS64R6O0-NEXT: beqzc $3, .LBB2_1 ; MIPS64R6O0-NEXT: beqzc $5, .LBB2_1
; MIPS64R6O0-NEXT: # %bb.2: # %entry ; MIPS64R6O0-NEXT: # %bb.2: # %entry
; MIPS64R6O0-NEXT: sd $25, 8($sp) # 8-byte Folded Spill ; MIPS64R6O0-NEXT: sd $2, 8($sp) # 8-byte Folded Spill
; MIPS64R6O0-NEXT: move $2, $3
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; MIPS64R6O0-NEXT: jrc $ra ; MIPS64R6O0-NEXT: jrc $ra
; ;
; O1-LABEL: AtomicLoadAnd: ; O1-LABEL: AtomicLoadAnd:
; O1: # %bb.0: # %entry ; O1: # %bb.0: # %entry
; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAnd))) ; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicLoadAnd)))
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; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAnd))) ; O1-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicLoadAnd)))
▲ Show 20 Lines • Show All 134 Lines • ▼ Show 20 Lines
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; ;
; MIPS64R6O0-LABEL: AtomicLoadOr: ; MIPS64R6O0-LABEL: AtomicLoadOr:
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; ;
; O1-LABEL: AtomicLoadOr: ; O1-LABEL: AtomicLoadOr:
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▲ Show 20 Lines • Show All 134 Lines • ▼ Show 20 Lines
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; ;
; O1-LABEL: AtomicLoadXor: ; O1-LABEL: AtomicLoadXor:
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▲ Show 20 Lines • Show All 138 Lines • ▼ Show 20 Lines
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; ;
; O1-LABEL: AtomicLoadNand: ; O1-LABEL: AtomicLoadNand:
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▲ Show 20 Lines • Show All 147 Lines • ▼ Show 20 Lines
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; ;
; MIPS64R6O0-LABEL: AtomicSwap64: ; MIPS64R6O0-LABEL: AtomicSwap64:
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; MIPS64R6O0-NEXT: move $2, $4
; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, 16
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; ;
; O1-LABEL: AtomicSwap64: ; O1-LABEL: AtomicSwap64:
; O1: # %bb.0: # %entry ; O1: # %bb.0: # %entry
; O1-NEXT: daddiu $sp, $sp, -16 ; O1-NEXT: daddiu $sp, $sp, -16
; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicSwap64))) ; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicSwap64)))
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▲ Show 20 Lines • Show All 169 Lines • ▼ Show 20 Lines
; MIPS64R6-NEXT: daddiu $sp, $sp, 16 ; MIPS64R6-NEXT: daddiu $sp, $sp, 16
; ;
; MIPS64R6O0-LABEL: AtomicCmpSwap64: ; MIPS64R6O0-LABEL: AtomicCmpSwap64:
; MIPS64R6O0: # %bb.0: # %entry ; MIPS64R6O0: # %bb.0: # %entry
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; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicCmpSwap64))) ; MIPS64R6O0-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicCmpSwap64)))
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; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicCmpSwap64))) ; MIPS64R6O0-NEXT: daddiu $1, $1, %lo(%neg(%gp_rel(AtomicCmpSwap64)))
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; MIPS64R6O0-NEXT: .LBB7_1: # %entry ; MIPS64R6O0-NEXT: .LBB7_1: # %entry
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; MIPS64R6O0-NEXT: sd $3, 8($sp) # 8-byte Folded Spill ; MIPS64R6O0-NEXT: sd $6, 8($sp) # 8-byte Folded Spill
; MIPS64R6O0-NEXT: daddiu $sp, $sp, 48 ; MIPS64R6O0-NEXT: daddiu $sp, $sp, 48
; MIPS64R6O0-NEXT: jrc $ra ; MIPS64R6O0-NEXT: jrc $ra
; ;
; O1-LABEL: AtomicCmpSwap64: ; O1-LABEL: AtomicCmpSwap64:
; O1: # %bb.0: # %entry ; O1: # %bb.0: # %entry
; O1-NEXT: daddiu $sp, $sp, -16 ; O1-NEXT: daddiu $sp, $sp, -16
; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicCmpSwap64))) ; O1-NEXT: lui $1, %hi(%neg(%gp_rel(AtomicCmpSwap64)))
; O1-NEXT: daddu $1, $1, $25 ; O1-NEXT: daddu $1, $1, $25
▲ Show 20 Lines • Show All 95 Lines • Show Last 20 Lines

test/CodeGen/Mips/atomicCmpSwapPW.ll

Show First 20 Lines • Show All 73 Lines • ▼ Show 20 Lines
; N64-LABEL: foo: ; N64-LABEL: foo:
; N64: # %bb.0: # %entry ; N64: # %bb.0: # %entry
; N64-NEXT: daddiu $sp, $sp, -16 ; N64-NEXT: daddiu $sp, $sp, -16
; N64-NEXT: .cfi_def_cfa_offset 16 ; N64-NEXT: .cfi_def_cfa_offset 16
; N64-NEXT: move $1, $5 ; N64-NEXT: move $1, $5
; N64-NEXT: sll $1, $1, 0 ; N64-NEXT: sll $1, $1, 0
; N64-NEXT: move $2, $4 ; N64-NEXT: move $2, $4
; N64-NEXT: sll $2, $2, 0 ; N64-NEXT: sll $2, $2, 0
; N64-NEXT: lui $4, %highest(sym) ; N64-NEXT: lui $3, %highest(sym)
; N64-NEXT: daddiu $4, $4, %higher(sym) ; N64-NEXT: daddiu $3, $3, %higher(sym)
; N64-NEXT: dsll $4, $4, 16 ; N64-NEXT: dsll $3, $3, 16
; N64-NEXT: daddiu $4, $4, %hi(sym) ; N64-NEXT: daddiu $3, $3, %hi(sym)
; N64-NEXT: dsll $4, $4, 16 ; N64-NEXT: dsll $3, $3, 16
; N64-NEXT: ld $4, %lo(sym)($4) ; N64-NEXT: ld $3, %lo(sym)($3)
; N64-NEXT: sync ; N64-NEXT: sync
; N64-NEXT: lw $3, 12($sp) # 4-byte Folded Reload ; N64-NEXT: lw $6, 12($sp) # 4-byte Folded Reload
; N64-NEXT: .LBB0_1: # %entry ; N64-NEXT: .LBB0_1: # %entry
; N64-NEXT: # =>This Inner Loop Header: Depth=1 ; N64-NEXT: # =>This Inner Loop Header: Depth=1
; N64-NEXT: ll $6, 0($4) ; N64-NEXT: ll $7, 0($3)
; N64-NEXT: bne $6, $2, .LBB0_3 ; N64-NEXT: bne $7, $2, .LBB0_3
; N64-NEXT: nop ; N64-NEXT: nop
; N64-NEXT: # %bb.2: # %entry ; N64-NEXT: # %bb.2: # %entry
; N64-NEXT: # in Loop: Header=BB0_1 Depth=1 ; N64-NEXT: # in Loop: Header=BB0_1 Depth=1
; N64-NEXT: move $7, $1 ; N64-NEXT: move $8, $1
; N64-NEXT: sc $7, 0($4) ; N64-NEXT: sc $8, 0($3)
; N64-NEXT: beqz $7, .LBB0_1 ; N64-NEXT: beqz $8, .LBB0_1
; N64-NEXT: nop ; N64-NEXT: nop
; N64-NEXT: .LBB0_3: # %entry ; N64-NEXT: .LBB0_3: # %entry
; N64-NEXT: sync ; N64-NEXT: sync
; N64-NEXT: sw $6, 12($sp) # 4-byte Folded Spill ; N64-NEXT: sw $7, 12($sp) # 4-byte Folded Spill
; N64-NEXT: sw $3, 8($sp) # 4-byte Folded Spill ; N64-NEXT: sw $6, 8($sp) # 4-byte Folded Spill
; N64-NEXT: daddiu $sp, $sp, 16 ; N64-NEXT: daddiu $sp, $sp, 16
; N64-NEXT: jr $ra ; N64-NEXT: jr $ra
; N64-NEXT: nop ; N64-NEXT: nop
entry: entry:
%0 = load i32 *, i32 ** @sym %0 = load i32 *, i32 ** @sym
cmpxchg i32 * %0, i32 %new, i32 %old seq_cst seq_cst cmpxchg i32 * %0, i32 %new, i32 %old seq_cst seq_cst
ret void ret void
} }

test/CodeGen/PowerPC/anon_aggr.ll

Show All 32 Linesentry:
%cond = icmp eq i8* %array1_ptr, %array2_ptr %cond = icmp eq i8* %array1_ptr, %array2_ptr
br i1 %cond, label %equal, label %unequal br i1 %cond, label %equal, label %unequal
equal: equal:
ret i8* %array1_ptr ret i8* %array1_ptr
unequal: unequal:
ret i8* %array2_ptr ret i8* %array2_ptr
} }
; CHECK-LABEL: func2: ; CHECK-LABEL: func2:
; CHECK-DAG: cmpld {{([0-9]+,)?}}4, 6 ; CHECK-DAG: cmpld {{([0-9]+,)?}}4, 5
; CHECK-DAG: std 6, 72(1) ; CHECK-DAG: std 6, 72(1)
; CHECK-DAG: std 5, 64(1) ; CHECK-DAG: std 5, 64(1)
; CHECK-DAG: std 6, -[[OFFSET1:[0-9]+]] ; CHECK-DAG: std 5, -[[OFFSET1:[0-9]+]]
; CHECK-DAG: std 5, -[[OFFSET2:[0-9]+]] ; CHECK-DAG: std 3, -[[OFFSET2:[0-9]+]]
; CHECK: ld 3, -[[OFFSET2]](1) ; CHECK: ld 3, -[[OFFSET2]](1)
; CHECK: ld 3, -[[OFFSET1]](1) ; CHECK: ld 3, -[[OFFSET1]](1)
define i8* @func3({ i64, i8* }* byval %array1, %tarray* byval %array2) { define i8* @func3({ i64, i8* }* byval %array1, %tarray* byval %array2) {
entry: entry:
%tmp1 = getelementptr inbounds { i64, i8* }, { i64, i8* }* %array1, i32 0, i32 1 %tmp1 = getelementptr inbounds { i64, i8* }, { i64, i8* }* %array1, i32 0, i32 1
%array1_ptr = load i8*, i8** %tmp1 %array1_ptr = load i8*, i8** %tmp1
%tmp2 = getelementptr inbounds %tarray, %tarray* %array2, i32 0, i32 1 %tmp2 = getelementptr inbounds %tarray, %tarray* %array2, i32 0, i32 1
Show All 40 Lines

test/CodeGen/PowerPC/fp-int128-fp-combine.ll

Show All 25 Linesentry:
ret float %b ret float %b
} }
; NSZ, so it's safe to friz. ; NSZ, so it's safe to friz.
define float @f_i128_fi_nsz(float %v) #0 { define float @f_i128_fi_nsz(float %v) #0 {
; CHECK-LABEL: f_i128_fi_nsz: ; CHECK-LABEL: f_i128_fi_nsz:
; CHECK: # %bb.0: # %entry ; CHECK: # %bb.0: # %entry
; CHECK-NEXT: friz 1, 1 ; CHECK-NEXT: friz 0, 1
; CHECK-NEXT: fmr 1, 0
; CHECK-NEXT: blr ; CHECK-NEXT: blr
entry: entry:
%a = fptosi float %v to i128 %a = fptosi float %v to i128
%b = sitofp i128 %a to float %b = sitofp i128 %a to float
ret float %b ret float %b
} }
attributes #0 = { "no-signed-zeros-fp-math"="true" } attributes #0 = { "no-signed-zeros-fp-math"="true" }

test/CodeGen/PowerPC/fp64-to-int16.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -O0 < %s | FileCheck %s ; RUN: llc -O0 < %s | FileCheck %s
target triple = "powerpc64le--linux-gnu" target triple = "powerpc64le--linux-gnu"
define i1 @Test(double %a) { define i1 @Test(double %a) {
; CHECK-LABEL: Test: ; CHECK-LABEL: Test:
; CHECK: # %bb.0: # %entry ; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xscvdpsxws 1, 1 ; CHECK-NEXT: xscvdpsxws 0, 1
; CHECK-NEXT: mfvsrwz 3, 1 ; CHECK-NEXT: mfvsrwz 3, 0
; CHECK-NEXT: xori 3, 3, 65534 ; CHECK-NEXT: xori 3, 3, 65534
; CHECK-NEXT: cntlzw 3, 3 ; CHECK-NEXT: cntlzw 3, 3
; CHECK-NEXT: srwi 3, 3, 5 ; CHECK-NEXT: srwi 3, 3, 5
; CHECK-NEXT: # implicit-def: $x4 ; CHECK-NEXT: # implicit-def: $x4
; CHECK-NEXT: mr 4, 3 ; CHECK-NEXT: mr 4, 3
; CHECK-NEXT: mr 3, 4 ; CHECK-NEXT: mr 3, 4
; CHECK-NEXT: blr ; CHECK-NEXT: blr
entry: entry:
%conv = fptoui double %a to i16 %conv = fptoui double %a to i16
%cmp = icmp eq i16 %conv, -2 %cmp = icmp eq i16 %conv, -2
ret i1 %cmp ret i1 %cmp
} }

test/CodeGen/PowerPC/vsx.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \ ; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \
; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx \ ; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx \
; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck %s ; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck %s
; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \ ; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \
; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx \ ; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx \
; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \ ; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \
; RUN: -check-prefix=CHECK-REG %s ; RUN: -check-prefix=CHECK-REG %s
; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \ ; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr7 \
; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx -fast-isel -O0 \ ; RUN: -mtriple=powerpc64-unknown-linux-gnu -mattr=+vsx -fast-isel -O0 \
; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \ ; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \
; RUN: -check-prefix=CHECK-FISL %s ; RUN: -check-prefix=CHECK-FISL %s
; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr8 \ ; RUN: llc -relocation-model=static -verify-machineinstrs -mcpu=pwr8 \
; RUN: -mtriple=powerpc64le-unknown-linux-gnu -mattr=+vsx \ ; RUN: -mtriple=powerpc64le-unknown-linux-gnu -mattr=+vsx \
; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \ ; RUN: -ppc-vsr-nums-as-vr -ppc-asm-full-reg-names < %s | FileCheck \
; RUN: -check-prefix=CHECK-LE %s ; RUN: -check-prefix=CHECK-LE %s
define double @test1(double %a, double %b) { define double @test1(double %a, double %b) {
; CHECK-LABEL: test1:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xsmuldp f1, f1, f2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test1:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xsmuldp f1, f1, f2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test1:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xsmuldp f1, f1, f2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test1:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xsmuldp f1, f1, f2
; CHECK-LE-NEXT: blr
entry: entry:
%v = fmul double %a, %b %v = fmul double %a, %b
ret double %v ret double %v
; CHECK-LABEL: @test1
; CHECK: xsmuldp f1, f1, f2
; CHECK: blr
; CHECK-LE-LABEL: @test1
; CHECK-LE: xsmuldp f1, f1, f2
; CHECK-LE: blr
} }
define double @test2(double %a, double %b) { define double @test2(double %a, double %b) {
; CHECK-LABEL: test2:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xsdivdp f1, f1, f2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test2:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xsdivdp f1, f1, f2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test2:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xsdivdp f1, f1, f2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test2:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xsdivdp f1, f1, f2
; CHECK-LE-NEXT: blr
entry: entry:
%v = fdiv double %a, %b %v = fdiv double %a, %b
ret double %v ret double %v
; CHECK-LABEL: @test2
; CHECK: xsdivdp f1, f1, f2
; CHECK: blr
; CHECK-LE-LABEL: @test2
; CHECK-LE: xsdivdp f1, f1, f2
; CHECK-LE: blr
} }
define double @test3(double %a, double %b) { define double @test3(double %a, double %b) {
; CHECK-LABEL: test3:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xsadddp f1, f1, f2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test3:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xsadddp f1, f1, f2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test3:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xsadddp f1, f1, f2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test3:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xsadddp f1, f1, f2
; CHECK-LE-NEXT: blr
entry: entry:
%v = fadd double %a, %b %v = fadd double %a, %b
ret double %v ret double %v
; CHECK-LABEL: @test3
; CHECK: xsadddp f1, f1, f2
; CHECK: blr
; CHECK-LE-LABEL: @test3
; CHECK-LE: xsadddp f1, f1, f2
; CHECK-LE: blr
} }
define <2 x double> @test4(<2 x double> %a, <2 x double> %b) { define <2 x double> @test4(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test4:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xvadddp v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test4:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xvadddp v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test4:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xvadddp v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test4:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xvadddp v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = fadd <2 x double> %a, %b %v = fadd <2 x double> %a, %b
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test4
; CHECK: xvadddp v2, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test4
; CHECK-LE: xvadddp v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test5(<4 x i32> %a, <4 x i32> %b) { define <4 x i32> @test5(<4 x i32> %a, <4 x i32> %b) {
; CHECK-LABEL: test5:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlxor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test5:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlxor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test5:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlxor v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test5:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlxor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = xor <4 x i32> %a, %b %v = xor <4 x i32> %a, %b
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test5
; CHECK-REG: xxlxor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test5
; CHECK-FISL: xxlxor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test5
; CHECK-LE: xxlxor v2, v2, v3
; CHECK-LE: blr
} }
define <8 x i16> @test6(<8 x i16> %a, <8 x i16> %b) { define <8 x i16> @test6(<8 x i16> %a, <8 x i16> %b) {
; CHECK-LABEL: test6:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlxor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test6:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlxor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test6:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlxor vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test6:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlxor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = xor <8 x i16> %a, %b %v = xor <8 x i16> %a, %b
ret <8 x i16> %v ret <8 x i16> %v
; CHECK-REG-LABEL: @test6
; CHECK-REG: xxlxor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test6
; CHECK-FISL: xxlxor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test6
; CHECK-LE: xxlxor v2, v2, v3
; CHECK-LE: blr
} }
define <16 x i8> @test7(<16 x i8> %a, <16 x i8> %b) { define <16 x i8> @test7(<16 x i8> %a, <16 x i8> %b) {
; CHECK-LABEL: test7:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlxor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test7:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlxor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test7:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlxor vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test7:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlxor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = xor <16 x i8> %a, %b %v = xor <16 x i8> %a, %b
ret <16 x i8> %v ret <16 x i8> %v
; CHECK-REG-LABEL: @test7
; CHECK-REG: xxlxor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test7
; CHECK-FISL: xxlxor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test7
; CHECK-LE: xxlxor v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test8(<4 x i32> %a, <4 x i32> %b) { define <4 x i32> @test8(<4 x i32> %a, <4 x i32> %b) {
; CHECK-LABEL: test8:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test8:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test8:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlor v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test8:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = or <4 x i32> %a, %b %v = or <4 x i32> %a, %b
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test8
; CHECK-REG: xxlor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test8
; CHECK-FISL: xxlor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test8
; CHECK-LE: xxlor v2, v2, v3
; CHECK-LE: blr
} }
define <8 x i16> @test9(<8 x i16> %a, <8 x i16> %b) { define <8 x i16> @test9(<8 x i16> %a, <8 x i16> %b) {
; CHECK-LABEL: test9:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test9:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test9:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlor vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test9:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = or <8 x i16> %a, %b %v = or <8 x i16> %a, %b
ret <8 x i16> %v ret <8 x i16> %v
; CHECK-REG-LABEL: @test9
; CHECK-REG: xxlor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test9
; CHECK-FISL: xxlor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test9
; CHECK-LE: xxlor v2, v2, v3
; CHECK-LE: blr
} }
define <16 x i8> @test10(<16 x i8> %a, <16 x i8> %b) { define <16 x i8> @test10(<16 x i8> %a, <16 x i8> %b) {
; CHECK-LABEL: test10:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test10:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test10:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlor vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test10:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = or <16 x i8> %a, %b %v = or <16 x i8> %a, %b
ret <16 x i8> %v ret <16 x i8> %v
; CHECK-REG-LABEL: @test10
; CHECK-REG: xxlor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test10
; CHECK-FISL: xxlor v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test10
; CHECK-LE: xxlor v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test11(<4 x i32> %a, <4 x i32> %b) { define <4 x i32> @test11(<4 x i32> %a, <4 x i32> %b) {
; CHECK-LABEL: test11:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxland v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test11:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxland v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test11:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxland v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test11:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxland v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = and <4 x i32> %a, %b %v = and <4 x i32> %a, %b
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test11
; CHECK-REG: xxland v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test11
; CHECK-FISL: xxland v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test11
; CHECK-LE: xxland v2, v2, v3
; CHECK-LE: blr
} }
define <8 x i16> @test12(<8 x i16> %a, <8 x i16> %b) { define <8 x i16> @test12(<8 x i16> %a, <8 x i16> %b) {
; CHECK-LABEL: test12:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxland v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test12:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxland v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test12:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxland vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test12:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxland v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = and <8 x i16> %a, %b %v = and <8 x i16> %a, %b
ret <8 x i16> %v ret <8 x i16> %v
; CHECK-REG-LABEL: @test12
; CHECK-REG: xxland v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test12
; CHECK-FISL: xxland v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test12
; CHECK-LE: xxland v2, v2, v3
; CHECK-LE: blr
} }
define <16 x i8> @test13(<16 x i8> %a, <16 x i8> %b) { define <16 x i8> @test13(<16 x i8> %a, <16 x i8> %b) {
; CHECK-LABEL: test13:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxland v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test13:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxland v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test13:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxland vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test13:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxland v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = and <16 x i8> %a, %b %v = and <16 x i8> %a, %b
ret <16 x i8> %v ret <16 x i8> %v
; CHECK-REG-LABEL: @test13
; CHECK-REG: xxland v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test13
; CHECK-FISL: xxland v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test13
; CHECK-LE: xxland v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test14(<4 x i32> %a, <4 x i32> %b) { define <4 x i32> @test14(<4 x i32> %a, <4 x i32> %b) {
; CHECK-LABEL: test14:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlnor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test14:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlnor v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test14:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlor vs0, v2, v3
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; CHECK-FISL-NEXT: stxvd2x vs0, r1, r3 # 16-byte Folded Spill
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;
; CHECK-LE-LABEL: test14:
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entry: entry:
%v = or <4 x i32> %a, %b %v = or <4 x i32> %a, %b
%w = xor <4 x i32> %v, <i32 -1, i32 -1, i32 -1, i32 -1> %w = xor <4 x i32> %v, <i32 -1, i32 -1, i32 -1, i32 -1>
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} }
define <8 x i16> @test15(<8 x i16> %a, <8 x i16> %b) { define <8 x i16> @test15(<8 x i16> %a, <8 x i16> %b) {
; CHECK-LABEL: test15:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlnor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test15:
; CHECK-REG: # %bb.0: # %entry
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;
; CHECK-FISL-LABEL: test15:
; CHECK-FISL: # %bb.0: # %entry
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;
; CHECK-LE-LABEL: test15:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlnor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = or <8 x i16> %a, %b %v = or <8 x i16> %a, %b
%w = xor <8 x i16> %v, <i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1> %w = xor <8 x i16> %v, <i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1>
ret <8 x i16> %w ret <8 x i16> %w
; CHECK-REG-LABEL: @test15
; CHECK-REG: xxlnor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test15
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; CHECK-LE-LABEL: @test15
; CHECK-LE: xxlnor v2, v2, v3
; CHECK-LE: blr
} }
define <16 x i8> @test16(<16 x i8> %a, <16 x i8> %b) { define <16 x i8> @test16(<16 x i8> %a, <16 x i8> %b) {
; CHECK-LABEL: test16:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlnor v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test16:
; CHECK-REG: # %bb.0: # %entry
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;
; CHECK-FISL-LABEL: test16:
; CHECK-FISL: # %bb.0: # %entry
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; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test16:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlnor v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%v = or <16 x i8> %a, %b %v = or <16 x i8> %a, %b
%w = xor <16 x i8> %v, <i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1> %w = xor <16 x i8> %v, <i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1>
ret <16 x i8> %w ret <16 x i8> %w
; CHECK-REG-LABEL: @test16
; CHECK-REG: xxlnor v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test16
; CHECK-FISL: xxlor vs0, v2, v3
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; CHECK-LE-LABEL: @test16
; CHECK-LE: xxlnor v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test17(<4 x i32> %a, <4 x i32> %b) { define <4 x i32> @test17(<4 x i32> %a, <4 x i32> %b) {
; CHECK-LABEL: test17:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlandc v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test17:
; CHECK-REG: # %bb.0: # %entry
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;
; CHECK-FISL-LABEL: test17:
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;
; CHECK-LE-LABEL: test17:
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; CHECK-LE-NEXT: xxlandc v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%w = xor <4 x i32> %b, <i32 -1, i32 -1, i32 -1, i32 -1> %w = xor <4 x i32> %b, <i32 -1, i32 -1, i32 -1, i32 -1>
%v = and <4 x i32> %a, %w %v = and <4 x i32> %a, %w
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test17
; CHECK-REG: xxlandc v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test17
; CHECK-FISL: xxlnor v3, v3, v3
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; CHECK-FISL: blr
; CHECK-LE-LABEL: @test17
; CHECK-LE: xxlandc v2, v2, v3
; CHECK-LE: blr
} }
define <8 x i16> @test18(<8 x i16> %a, <8 x i16> %b) { define <8 x i16> @test18(<8 x i16> %a, <8 x i16> %b) {
; CHECK-LABEL: test18:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlandc v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test18:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlandc v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test18:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlnor vs0, v3, v3
; CHECK-FISL-NEXT: xxlor v4, vs0, vs0
; CHECK-FISL-NEXT: xxlandc vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: li r3, -16
; CHECK-FISL-NEXT: stxvd2x v4, r1, r3 # 16-byte Folded Spill
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test18:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlandc v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%w = xor <8 x i16> %b, <i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1> %w = xor <8 x i16> %b, <i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1, i16 -1>
%v = and <8 x i16> %a, %w %v = and <8 x i16> %a, %w
ret <8 x i16> %v ret <8 x i16> %v
; CHECK-REG-LABEL: @test18
; CHECK-REG: xxlandc v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test18
; CHECK-FISL: xxlnor vs0, v3, v3
; CHECK-FISL: xxlor v4, vs0, vs0
; CHECK-FISL: xxlandc vs0, v2, v3
; CHECK-FISL: xxlor v2, vs0, vs0
; CHECK-FISL-NOT: lis
; CHECK-FISL-NOT: ori
; CHECK-FISL: li r3, -16
; CHECK-FISL-NOT: lis
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; CHECK-FISL: stxvd2x v4, r1, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test18
; CHECK-LE: xxlandc v2, v2, v3
; CHECK-LE: blr
} }
define <16 x i8> @test19(<16 x i8> %a, <16 x i8> %b) { define <16 x i8> @test19(<16 x i8> %a, <16 x i8> %b) {
; CHECK-LABEL: test19:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xxlandc v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test19:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xxlandc v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test19:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xxlnor vs0, v3, v3
; CHECK-FISL-NEXT: xxlor v4, vs0, vs0
; CHECK-FISL-NEXT: xxlandc vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: li r3, -16
; CHECK-FISL-NEXT: stxvd2x v4, r1, r3 # 16-byte Folded Spill
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test19:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xxlandc v2, v2, v3
; CHECK-LE-NEXT: blr
entry: entry:
%w = xor <16 x i8> %b, <i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1> %w = xor <16 x i8> %b, <i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1, i8 -1>
%v = and <16 x i8> %a, %w %v = and <16 x i8> %a, %w
ret <16 x i8> %v ret <16 x i8> %v
; CHECK-REG-LABEL: @test19
; CHECK-REG: xxlandc v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test19
; CHECK-FISL: xxlnor vs0, v3, v3
; CHECK-FISL: xxlor v4, vs0, vs0
; CHECK-FISL: xxlandc vs0, v2, v3
; CHECK-FISL: xxlor v2, vs0, vs0
; CHECK-FISL-NOT: lis
; CHECK-FISL-NOT: ori
; CHECK-FISL: li r3, -16
; CHECK-FISL-NOT: lis
; CHECK-FISL-NOT: ori
; CHECK-FISL: stxvd2x v4, r1, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test19
; CHECK-LE: xxlandc v2, v2, v3
; CHECK-LE: blr
} }
define <4 x i32> @test20(<4 x i32> %a, <4 x i32> %b, <4 x i32> %c, <4 x i32> %d) { define <4 x i32> @test20(<4 x i32> %a, <4 x i32> %b, <4 x i32> %c, <4 x i32> %d) {
; CHECK-LABEL: test20:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: vcmpequw v4, v4, v5
; CHECK-NEXT: xxsel v2, v3, v2, v4
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test20:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: vcmpequw v4, v4, v5
; CHECK-REG-NEXT: xxsel v2, v3, v2, v4
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test20:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: vcmpequw v4, v4, v5
; CHECK-FISL-NEXT: xxsel v2, v3, v2, v4
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test20:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: vcmpequw v4, v4, v5
; CHECK-LE-NEXT: xxsel v2, v3, v2, v4
; CHECK-LE-NEXT: blr
entry: entry:
%m = icmp eq <4 x i32> %c, %d %m = icmp eq <4 x i32> %c, %d
%v = select <4 x i1> %m, <4 x i32> %a, <4 x i32> %b %v = select <4 x i1> %m, <4 x i32> %a, <4 x i32> %b
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test20
; CHECK-REG: vcmpequw v4, v4, v5
; CHECK-REG: xxsel v2, v3, v2, v4
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test20
; CHECK-FISL: vcmpequw v4, v4, v5
; CHECK-FISL: xxsel v2, v3, v2, v4
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test20
; CHECK-LE: vcmpequw v4, v4, v5
; CHECK-LE: xxsel v2, v3, v2, v4
; CHECK-LE: blr
} }
define <4 x float> @test21(<4 x float> %a, <4 x float> %b, <4 x float> %c, <4 x float> %d) { define <4 x float> @test21(<4 x float> %a, <4 x float> %b, <4 x float> %c, <4 x float> %d) {
; CHECK-LABEL: test21:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xvcmpeqsp vs0, v4, v5
; CHECK-NEXT: xxsel v2, v3, v2, vs0
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test21:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xvcmpeqsp vs0, v4, v5
; CHECK-REG-NEXT: xxsel v2, v3, v2, vs0
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test21:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xvcmpeqsp vs0, v4, v5
; CHECK-FISL-NEXT: xxsel v2, v3, v2, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test21:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xvcmpeqsp vs0, v4, v5
; CHECK-LE-NEXT: xxsel v2, v3, v2, vs0
; CHECK-LE-NEXT: blr
entry: entry:
%m = fcmp oeq <4 x float> %c, %d %m = fcmp oeq <4 x float> %c, %d
%v = select <4 x i1> %m, <4 x float> %a, <4 x float> %b %v = select <4 x i1> %m, <4 x float> %a, <4 x float> %b
ret <4 x float> %v ret <4 x float> %v
; CHECK-REG-LABEL: @test21
; CHECK-REG: xvcmpeqsp vs0, v4, v5
; CHECK-REG: xxsel v2, v3, v2, vs0
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test21
; CHECK-FISL: xvcmpeqsp v4, v4, v5
; CHECK-FISL: xxsel v2, v3, v2, v4
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test21
; CHECK-LE: xvcmpeqsp vs0, v4, v5
; CHECK-LE: xxsel v2, v3, v2, vs0
; CHECK-LE: blr
} }
define <4 x float> @test22(<4 x float> %a, <4 x float> %b, <4 x float> %c, <4 x float> %d) { define <4 x float> @test22(<4 x float> %a, <4 x float> %b, <4 x float> %c, <4 x float> %d) {
; CHECK-LABEL: test22:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xvcmpeqsp vs0, v5, v5
; CHECK-NEXT: xvcmpeqsp vs1, v4, v4
; CHECK-NEXT: xvcmpeqsp vs2, v4, v5
; CHECK-NEXT: xxlnor vs0, vs0, vs0
; CHECK-NEXT: xxlnor vs1, vs1, vs1
; CHECK-NEXT: xxlor vs0, vs1, vs0
; CHECK-NEXT: xxlor vs0, vs2, vs0
; CHECK-NEXT: xxsel v2, v3, v2, vs0
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test22:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xvcmpeqsp vs0, v5, v5
; CHECK-REG-NEXT: xvcmpeqsp vs1, v4, v4
; CHECK-REG-NEXT: xvcmpeqsp vs2, v4, v5
; CHECK-REG-NEXT: xxlnor vs0, vs0, vs0
; CHECK-REG-NEXT: xxlnor vs1, vs1, vs1
; CHECK-REG-NEXT: xxlor vs0, vs1, vs0
; CHECK-REG-NEXT: xxlor vs0, vs2, vs0
; CHECK-REG-NEXT: xxsel v2, v3, v2, vs0
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test22:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xvcmpeqsp vs0, v4, v5
; CHECK-FISL-NEXT: xvcmpeqsp vs1, v5, v5
; CHECK-FISL-NEXT: xxlnor vs1, vs1, vs1
; CHECK-FISL-NEXT: xvcmpeqsp vs2, v4, v4
; CHECK-FISL-NEXT: xxlnor vs2, vs2, vs2
; CHECK-FISL-NEXT: xxlor vs1, vs2, vs1
; CHECK-FISL-NEXT: xxlor vs0, vs0, vs1
; CHECK-FISL-NEXT: xxsel v2, v3, v2, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test22:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xvcmpeqsp vs0, v5, v5
; CHECK-LE-NEXT: xvcmpeqsp vs1, v4, v4
; CHECK-LE-NEXT: xvcmpeqsp vs2, v4, v5
; CHECK-LE-NEXT: xxlnor vs0, vs0, vs0
; CHECK-LE-NEXT: xxlnor vs1, vs1, vs1
; CHECK-LE-NEXT: xxlor vs0, vs1, vs0
; CHECK-LE-NEXT: xxlor vs0, vs2, vs0
; CHECK-LE-NEXT: xxsel v2, v3, v2, vs0
; CHECK-LE-NEXT: blr
entry: entry:
%m = fcmp ueq <4 x float> %c, %d %m = fcmp ueq <4 x float> %c, %d
%v = select <4 x i1> %m, <4 x float> %a, <4 x float> %b %v = select <4 x i1> %m, <4 x float> %a, <4 x float> %b
ret <4 x float> %v ret <4 x float> %v
; CHECK-REG-LABEL: @test22
; CHECK-REG-DAG: xvcmpeqsp vs0, v5, v5
; CHECK-REG-DAG: xvcmpeqsp vs1, v4, v4
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; CHECK-REG: blr
; CHECK-FISL-LABEL: @test22
; CHECK-FISL-DAG: xvcmpeqsp vs0, v4, v5
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; CHECK-FISL-DAG: xvcmpeqsp v4, v4, v4
; CHECK-FISL-DAG: xxlnor v5, v5, v5
; CHECK-FISL-DAG: xxlnor v4, v4, v4
; CHECK-FISL-DAG: xxlor v4, v4, v5
; CHECK-FISL-DAG: xxlor vs0, vs0, v4
; CHECK-FISL: xxsel v2, v3, v2, vs0
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test22
; CHECK-LE-DAG: xvcmpeqsp vs0, v5, v5
; CHECK-LE-DAG: xvcmpeqsp vs1, v4, v4
; CHECK-LE-DAG: xvcmpeqsp vs2, v4, v5
; CHECK-LE-DAG: xxlnor vs0, vs0, vs0
; CHECK-LE-DAG: xxlnor vs1, vs1, vs1
; CHECK-LE-DAG: xxlor vs0, vs1, vs0
; CHECK-LE-DAG: xxlor vs0, vs2, vs0
; CHECK-LE: xxsel v2, v3, v2, vs0
; CHECK-LE: blr
} }
define <8 x i16> @test23(<8 x i16> %a, <8 x i16> %b, <8 x i16> %c, <8 x i16> %d) { define <8 x i16> @test23(<8 x i16> %a, <8 x i16> %b, <8 x i16> %c, <8 x i16> %d) {
; CHECK-LABEL: test23:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: vcmpequh v4, v4, v5
; CHECK-NEXT: xxsel v2, v3, v2, v4
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test23:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: vcmpequh v4, v4, v5
; CHECK-REG-NEXT: xxsel v2, v3, v2, v4
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test23:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: vcmpequh v4, v4, v5
; CHECK-FISL-NEXT: xxsel vs0, v3, v2, v4
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test23:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: vcmpequh v4, v4, v5
; CHECK-LE-NEXT: xxsel v2, v3, v2, v4
; CHECK-LE-NEXT: blr
entry: entry:
%m = icmp eq <8 x i16> %c, %d %m = icmp eq <8 x i16> %c, %d
%v = select <8 x i1> %m, <8 x i16> %a, <8 x i16> %b %v = select <8 x i1> %m, <8 x i16> %a, <8 x i16> %b
ret <8 x i16> %v ret <8 x i16> %v
; CHECK-REG-LABEL: @test23
; CHECK-REG: vcmpequh v4, v4, v5
; CHECK-REG: xxsel v2, v3, v2, v4
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test23
; CHECK-FISL: vcmpequh v4, v4, v5
; CHECK-FISL: xxsel v2, v3, v2, v4
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test23
; CHECK-LE: vcmpequh v4, v4, v5
; CHECK-LE: xxsel v2, v3, v2, v4
; CHECK-LE: blr
} }
define <16 x i8> @test24(<16 x i8> %a, <16 x i8> %b, <16 x i8> %c, <16 x i8> %d) { define <16 x i8> @test24(<16 x i8> %a, <16 x i8> %b, <16 x i8> %c, <16 x i8> %d) {
; CHECK-LABEL: test24:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: vcmpequb v4, v4, v5
; CHECK-NEXT: xxsel v2, v3, v2, v4
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test24:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: vcmpequb v4, v4, v5
; CHECK-REG-NEXT: xxsel v2, v3, v2, v4
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test24:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: vcmpequb v4, v4, v5
; CHECK-FISL-NEXT: xxsel vs0, v3, v2, v4
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test24:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: vcmpequb v4, v4, v5
; CHECK-LE-NEXT: xxsel v2, v3, v2, v4
; CHECK-LE-NEXT: blr
entry: entry:
%m = icmp eq <16 x i8> %c, %d %m = icmp eq <16 x i8> %c, %d
%v = select <16 x i1> %m, <16 x i8> %a, <16 x i8> %b %v = select <16 x i1> %m, <16 x i8> %a, <16 x i8> %b
ret <16 x i8> %v ret <16 x i8> %v
; CHECK-REG-LABEL: @test24
; CHECK-REG: vcmpequb v4, v4, v5
; CHECK-REG: xxsel v2, v3, v2, v4
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test24
; CHECK-FISL: vcmpequb v4, v4, v5
; CHECK-FISL: xxsel v2, v3, v2, v4
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test24
; CHECK-LE: vcmpequb v4, v4, v5
; CHECK-LE: xxsel v2, v3, v2, v4
; CHECK-LE: blr
} }
define <2 x double> @test25(<2 x double> %a, <2 x double> %b, <2 x double> %c, <2 x double> %d) { define <2 x double> @test25(<2 x double> %a, <2 x double> %b, <2 x double> %c, <2 x double> %d) {
; CHECK-LABEL: test25:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xvcmpeqdp vs0, v4, v5
; CHECK-NEXT: xxsel v2, v3, v2, vs0
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test25:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xvcmpeqdp vs0, v4, v5
; CHECK-REG-NEXT: xxsel v2, v3, v2, vs0
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test25:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xvcmpeqdp vs0, v4, v5
; CHECK-FISL-NEXT: xxsel v2, v3, v2, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test25:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xvcmpeqdp v4, v4, v5
; CHECK-LE-NEXT: xxsel v2, v3, v2, v4
; CHECK-LE-NEXT: blr
entry: entry:
%m = fcmp oeq <2 x double> %c, %d %m = fcmp oeq <2 x double> %c, %d
%v = select <2 x i1> %m, <2 x double> %a, <2 x double> %b %v = select <2 x i1> %m, <2 x double> %a, <2 x double> %b
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test25
; CHECK: xvcmpeqdp vs0, v4, v5
; CHECK: xxsel v2, v3, v2, vs0
; CHECK: blr
; CHECK-LE-LABEL: @test25
; CHECK-LE: xvcmpeqdp v4, v4, v5
; CHECK-LE: xxsel v2, v3, v2, v4
; CHECK-LE: blr
} }
define <2 x i64> @test26(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test26(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test26:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: addi r4, r1, -48
; CHECK-NEXT: stxvd2x v3, 0, r3
; CHECK-NEXT: stxvd2x v2, 0, r4
; CHECK-NEXT: ld r3, -24(r1)
; CHECK-NEXT: ld r4, -40(r1)
; CHECK-NEXT: add r3, r4, r3
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: ld r3, -32(r1)
; CHECK-NEXT: ld r4, -48(r1)
; CHECK-NEXT: add r3, r4, r3
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test26:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: addi r4, r1, -48
; CHECK-REG-NEXT: stxvd2x v3, 0, r3
; CHECK-REG-NEXT: stxvd2x v2, 0, r4
; CHECK-REG-NEXT: ld r3, -24(r1)
; CHECK-REG-NEXT: ld r4, -40(r1)
; CHECK-REG-NEXT: add r3, r4, r3
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: ld r3, -32(r1)
; CHECK-REG-NEXT: ld r4, -48(r1)
; CHECK-REG-NEXT: add r3, r4, r3
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test26:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v3, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: ld r3, -24(r1)
; CHECK-FISL-NEXT: ld r4, -40(r1)
; CHECK-FISL-NEXT: add r3, r4, r3
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: ld r3, -32(r1)
; CHECK-FISL-NEXT: ld r4, -48(r1)
; CHECK-FISL-NEXT: add r3, r4, r3
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test26:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vaddudm v2, v2, v3
; CHECK-LE-NEXT: blr
%v = add <2 x i64> %a, %b %v = add <2 x i64> %a, %b
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test26
; Make sure we use only two stores (one for each operand). ; Make sure we use only two stores (one for each operand).
; CHECK: stxvd2x v3, 0, r3
; CHECK: stxvd2x v2, 0, r4
; CHECK-NOT: stxvd2x
; FIXME: The code quality here is not good; just make sure we do something for now. ; FIXME: The code quality here is not good; just make sure we do something for now.
; CHECK: add r3, r4, r3
; CHECK: add r3, r4, r3
; CHECK: blr
; CHECK-LE: vaddudm v2, v2, v3
; CHECK-LE: blr
} }
define <2 x i64> @test27(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test27(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test27:
; CHECK: # %bb.0:
; CHECK-NEXT: xxland v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test27:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxland v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test27:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxland vs0, v2, v3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test27:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxland v2, v2, v3
; CHECK-LE-NEXT: blr
%v = and <2 x i64> %a, %b %v = and <2 x i64> %a, %b
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test27
; CHECK: xxland v2, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test27
; CHECK-LE: xxland v2, v2, v3
; CHECK-LE: blr
} }
define <2 x double> @test28(<2 x double>* %a) { define <2 x double> @test28(<2 x double>* %a) {
; CHECK-LABEL: test28:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test28:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test28:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvd2x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test28:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: xxswapd v2, vs0
; CHECK-LE-NEXT: blr
%v = load <2 x double>, <2 x double>* %a, align 16 %v = load <2 x double>, <2 x double>* %a, align 16
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test28
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test28
; CHECK-LE: lxvd2x vs0, 0, r3
; CHECK-LE: xxswapd v2, vs0
; CHECK-LE: blr
} }
define void @test29(<2 x double>* %a, <2 x double> %b) { define void @test29(<2 x double>* %a, <2 x double> %b) {
; CHECK-LABEL: test29:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test29:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test29:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test29:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: stxvd2x vs0, 0, r3
; CHECK-LE-NEXT: blr
store <2 x double> %b, <2 x double>* %a, align 16 store <2 x double> %b, <2 x double>* %a, align 16
ret void ret void
; CHECK-LABEL: @test29
; CHECK: stxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test29
; CHECK-LE: xxswapd vs0, v2
; CHECK-LE: stxvd2x vs0, 0, r3
; CHECK-LE: blr
} }
define <2 x double> @test28u(<2 x double>* %a) { define <2 x double> @test28u(<2 x double>* %a) {
; CHECK-LABEL: test28u:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test28u:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test28u:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvd2x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test28u:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: xxswapd v2, vs0
; CHECK-LE-NEXT: blr
%v = load <2 x double>, <2 x double>* %a, align 8 %v = load <2 x double>, <2 x double>* %a, align 8
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test28u
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test28u
; CHECK-LE: lxvd2x vs0, 0, r3
; CHECK-LE: xxswapd v2, vs0
; CHECK-LE: blr
} }
define void @test29u(<2 x double>* %a, <2 x double> %b) { define void @test29u(<2 x double>* %a, <2 x double> %b) {
; CHECK-LABEL: test29u:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test29u:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test29u:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test29u:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: stxvd2x vs0, 0, r3
; CHECK-LE-NEXT: blr
store <2 x double> %b, <2 x double>* %a, align 8 store <2 x double> %b, <2 x double>* %a, align 8
ret void ret void
; CHECK-LABEL: @test29u
; CHECK: stxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test29u
; CHECK-LE: xxswapd vs0, v2
; CHECK-LE: stxvd2x vs0, 0, r3
; CHECK-LE: blr
} }
define <2 x i64> @test30(<2 x i64>* %a) { define <2 x i64> @test30(<2 x i64>* %a) {
; CHECK-LABEL: test30:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test30:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test30:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test30:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: xxswapd v2, vs0
; CHECK-LE-NEXT: blr
%v = load <2 x i64>, <2 x i64>* %a, align 16 %v = load <2 x i64>, <2 x i64>* %a, align 16
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-REG-LABEL: @test30
; CHECK-REG: lxvd2x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test30
; CHECK-FISL: lxvd2x vs0, 0, r3
; CHECK-FISL: xxlor v2, vs0, vs0
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test30
; CHECK-LE: lxvd2x vs0, 0, r3
; CHECK-LE: xxswapd v2, vs0
; CHECK-LE: blr
} }
define void @test31(<2 x i64>* %a, <2 x i64> %b) { define void @test31(<2 x i64>* %a, <2 x i64> %b) {
; CHECK-LABEL: test31:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test31:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test31:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test31:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: stxvd2x vs0, 0, r3
; CHECK-LE-NEXT: blr
store <2 x i64> %b, <2 x i64>* %a, align 16 store <2 x i64> %b, <2 x i64>* %a, align 16
ret void ret void
; CHECK-LABEL: @test31
; CHECK: stxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test31
; CHECK-LE: xxswapd vs0, v2
; CHECK-LE: stxvd2x vs0, 0, r3
; CHECK-LE: blr
} }
define <4 x float> @test32(<4 x float>* %a) { define <4 x float> @test32(<4 x float>* %a) {
; CHECK-LABEL: test32:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvw4x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test32:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvw4x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test32:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvw4x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test32:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lvx v2, 0, r3
; CHECK-LE-NEXT: blr
%v = load <4 x float>, <4 x float>* %a, align 16 %v = load <4 x float>, <4 x float>* %a, align 16
ret <4 x float> %v ret <4 x float> %v
; CHECK-REG-LABEL: @test32
; CHECK-REG: lxvw4x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test32
; CHECK-FISL: lxvw4x v2, 0, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test32
; CHECK-LE: lvx v2, 0, r3
; CHECK-LE-NOT: xxswapd
; CHECK-LE: blr
} }
define void @test33(<4 x float>* %a, <4 x float> %b) { define void @test33(<4 x float>* %a, <4 x float> %b) {
; CHECK-LABEL: test33:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvw4x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test33:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvw4x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test33:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvw4x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test33:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: stvx v2, 0, r3
; CHECK-LE-NEXT: blr
store <4 x float> %b, <4 x float>* %a, align 16 store <4 x float> %b, <4 x float>* %a, align 16
ret void ret void
; CHECK-REG-LABEL: @test33
; CHECK-REG: stxvw4x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test33
; CHECK-FISL: stxvw4x v2, 0, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test33
; CHECK-LE-NOT: xxswapd
; CHECK-LE: stvx v2, 0, r3
; CHECK-LE: blr
} }
define <4 x float> @test32u(<4 x float>* %a) { define <4 x float> @test32u(<4 x float>* %a) {
; CHECK-LABEL: test32u:
; CHECK: # %bb.0:
; CHECK-NEXT: li r4, 15
; CHECK-NEXT: lvsl v3, 0, r3
; CHECK-NEXT: lvx v2, r3, r4
; CHECK-NEXT: lvx v4, 0, r3
; CHECK-NEXT: vperm v2, v4, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test32u:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: li r4, 15
; CHECK-REG-NEXT: lvsl v3, 0, r3
; CHECK-REG-NEXT: lvx v2, r3, r4
; CHECK-REG-NEXT: lvx v4, 0, r3
; CHECK-REG-NEXT: vperm v2, v4, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test32u:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: li r4, 15
; CHECK-FISL-NEXT: lvx v2, r3, r4
; CHECK-FISL-NEXT: lvsl v3, 0, r3
; CHECK-FISL-NEXT: lvx v4, 0, r3
; CHECK-FISL-NEXT: vperm v2, v4, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test32u:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: xxswapd v2, vs0
; CHECK-LE-NEXT: blr
%v = load <4 x float>, <4 x float>* %a, align 8 %v = load <4 x float>, <4 x float>* %a, align 8
ret <4 x float> %v ret <4 x float> %v
; CHECK-LABEL: @test32u
; CHECK-DAG: lvsl v3, 0, r3
; CHECK-DAG: lvx v2, r3, r4
; CHECK-DAG: lvx v4, 0, r3
; CHECK: vperm v2, v4, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test32u
; CHECK-LE: lxvd2x vs0, 0, r3
; CHECK-LE: xxswapd v2, vs0
; CHECK-LE: blr
} }
define void @test33u(<4 x float>* %a, <4 x float> %b) { define void @test33u(<4 x float>* %a, <4 x float> %b) {
; CHECK-LABEL: test33u:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvw4x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test33u:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvw4x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test33u:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvw4x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test33u:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: stxvd2x vs0, 0, r3
; CHECK-LE-NEXT: blr
store <4 x float> %b, <4 x float>* %a, align 8 store <4 x float> %b, <4 x float>* %a, align 8
ret void ret void
; CHECK-REG-LABEL: @test33u
; CHECK-REG: stxvw4x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test33u
; CHECK-FISL: stxvw4x v2, 0, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test33u
; CHECK-LE: xxswapd vs0, v2
; CHECK-LE: stxvd2x vs0, 0, r3
; CHECK-LE: blr
} }
define <4 x i32> @test34(<4 x i32>* %a) { define <4 x i32> @test34(<4 x i32>* %a) {
; CHECK-LABEL: test34:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvw4x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test34:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvw4x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test34:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvw4x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test34:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lvx v2, 0, r3
; CHECK-LE-NEXT: blr
%v = load <4 x i32>, <4 x i32>* %a, align 16 %v = load <4 x i32>, <4 x i32>* %a, align 16
ret <4 x i32> %v ret <4 x i32> %v
; CHECK-REG-LABEL: @test34
; CHECK-REG: lxvw4x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test34
; CHECK-FISL: lxvw4x v2, 0, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test34
; CHECK-LE: lvx v2, 0, r3
; CHECK-LE-NOT: xxswapd
; CHECK-LE: blr
} }
define void @test35(<4 x i32>* %a, <4 x i32> %b) { define void @test35(<4 x i32>* %a, <4 x i32> %b) {
; CHECK-LABEL: test35:
; CHECK: # %bb.0:
; CHECK-NEXT: stxvw4x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test35:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: stxvw4x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test35:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: stxvw4x v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test35:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: stvx v2, 0, r3
; CHECK-LE-NEXT: blr
store <4 x i32> %b, <4 x i32>* %a, align 16 store <4 x i32> %b, <4 x i32>* %a, align 16
ret void ret void
; CHECK-REG-LABEL: @test35
; CHECK-REG: stxvw4x v2, 0, r3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test35
; CHECK-FISL: stxvw4x v2, 0, r3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test35
; CHECK-LE-NOT: xxswapd
; CHECK-LE: stvx v2, 0, r3
; CHECK-LE: blr
} }
define <2 x double> @test40(<2 x i64> %a) { define <2 x double> @test40(<2 x i64> %a) {
; CHECK-LABEL: test40:
; CHECK: # %bb.0:
; CHECK-NEXT: xvcvuxddp v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test40:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xvcvuxddp v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test40:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xvcvuxddp v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test40:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xvcvuxddp v2, v2
; CHECK-LE-NEXT: blr
%v = uitofp <2 x i64> %a to <2 x double> %v = uitofp <2 x i64> %a to <2 x double>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test40
; CHECK: xvcvuxddp v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test40
; CHECK-LE: xvcvuxddp v2, v2
; CHECK-LE: blr
} }
define <2 x double> @test41(<2 x i64> %a) { define <2 x double> @test41(<2 x i64> %a) {
; CHECK-LABEL: test41:
; CHECK: # %bb.0:
; CHECK-NEXT: xvcvsxddp v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test41:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xvcvsxddp v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test41:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xvcvsxddp v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test41:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xvcvsxddp v2, v2
; CHECK-LE-NEXT: blr
%v = sitofp <2 x i64> %a to <2 x double> %v = sitofp <2 x i64> %a to <2 x double>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test41
; CHECK: xvcvsxddp v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test41
; CHECK-LE: xvcvsxddp v2, v2
; CHECK-LE: blr
} }
define <2 x i64> @test42(<2 x double> %a) { define <2 x i64> @test42(<2 x double> %a) {
; CHECK-LABEL: test42:
; CHECK: # %bb.0:
; CHECK-NEXT: xvcvdpuxds v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test42:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xvcvdpuxds v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test42:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xvcvdpuxds v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test42:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xvcvdpuxds v2, v2
; CHECK-LE-NEXT: blr
%v = fptoui <2 x double> %a to <2 x i64> %v = fptoui <2 x double> %a to <2 x i64>
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test42
; CHECK: xvcvdpuxds v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test42
; CHECK-LE: xvcvdpuxds v2, v2
; CHECK-LE: blr
} }
define <2 x i64> @test43(<2 x double> %a) { define <2 x i64> @test43(<2 x double> %a) {
; CHECK-LABEL: test43:
; CHECK: # %bb.0:
; CHECK-NEXT: xvcvdpsxds v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test43:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xvcvdpsxds v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test43:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xvcvdpsxds v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test43:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xvcvdpsxds v2, v2
; CHECK-LE-NEXT: blr
%v = fptosi <2 x double> %a to <2 x i64> %v = fptosi <2 x double> %a to <2 x i64>
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test43
; CHECK: xvcvdpsxds v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test43
; CHECK-LE: xvcvdpsxds v2, v2
; CHECK-LE: blr
} }
define <2 x float> @test44(<2 x i64> %a) { define <2 x float> @test44(<2 x i64> %a) {
; CHECK-LABEL: test44:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: addi r4, r1, -64
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: ld r3, -8(r1)
; CHECK-NEXT: std r3, -24(r1)
; CHECK-NEXT: ld r3, -16(r1)
; CHECK-NEXT: std r3, -32(r1)
; CHECK-NEXT: lfd f0, -24(r1)
; CHECK-NEXT: fcfidus f0, f0
; CHECK-NEXT: stfs f0, -48(r1)
; CHECK-NEXT: lfd f0, -32(r1)
; CHECK-NEXT: addi r3, r1, -48
; CHECK-NEXT: fcfidus f0, f0
; CHECK-NEXT: stfs f0, -64(r1)
; CHECK-NEXT: lxvw4x v2, 0, r3
; CHECK-NEXT: lxvw4x v3, 0, r4
; CHECK-NEXT: vmrghw v2, v3, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test44:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: addi r4, r1, -64
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: ld r3, -8(r1)
; CHECK-REG-NEXT: std r3, -24(r1)
; CHECK-REG-NEXT: ld r3, -16(r1)
; CHECK-REG-NEXT: std r3, -32(r1)
; CHECK-REG-NEXT: lfd f0, -24(r1)
; CHECK-REG-NEXT: fcfidus f0, f0
; CHECK-REG-NEXT: stfs f0, -48(r1)
; CHECK-REG-NEXT: lfd f0, -32(r1)
; CHECK-REG-NEXT: addi r3, r1, -48
; CHECK-REG-NEXT: fcfidus f0, f0
; CHECK-REG-NEXT: stfs f0, -64(r1)
; CHECK-REG-NEXT: lxvw4x v2, 0, r3
; CHECK-REG-NEXT: lxvw4x v3, 0, r4
; CHECK-REG-NEXT: vmrghw v2, v3, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test44:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: ld r3, -8(r1)
; CHECK-FISL-NEXT: std r3, -24(r1)
; CHECK-FISL-NEXT: ld r3, -16(r1)
; CHECK-FISL-NEXT: std r3, -32(r1)
; CHECK-FISL-NEXT: lfd f0, -24(r1)
; CHECK-FISL-NEXT: fcfidus f0, f0
; CHECK-FISL-NEXT: stfs f0, -48(r1)
; CHECK-FISL-NEXT: lfd f0, -32(r1)
; CHECK-FISL-NEXT: fcfidus f0, f0
; CHECK-FISL-NEXT: stfs f0, -64(r1)
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: lxvw4x v2, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -64
; CHECK-FISL-NEXT: lxvw4x v3, 0, r3
; CHECK-FISL-NEXT: vmrghw v2, v3, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test44:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: xxlor vs1, v2, v2
; CHECK-LE-NEXT: xscvuxdsp f1, f1
; CHECK-LE-NEXT: xscvuxdsp f0, f0
; CHECK-LE-NEXT: xscvdpspn vs1, f1
; CHECK-LE-NEXT: xscvdpspn vs0, f0
; CHECK-LE-NEXT: xxsldwi v3, vs1, vs1, 1
; CHECK-LE-NEXT: xxsldwi v2, vs0, vs0, 1
; CHECK-LE-NEXT: vmrglw v2, v3, v2
; CHECK-LE-NEXT: blr
%v = uitofp <2 x i64> %a to <2 x float> %v = uitofp <2 x i64> %a to <2 x float>
ret <2 x float> %v ret <2 x float> %v
; CHECK-LABEL: @test44
; FIXME: The code quality here looks pretty bad. ; FIXME: The code quality here looks pretty bad.
; CHECK: blr
} }
define <2 x float> @test45(<2 x i64> %a) { define <2 x float> @test45(<2 x i64> %a) {
; CHECK-LABEL: test45:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: addi r4, r1, -64
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: ld r3, -8(r1)
; CHECK-NEXT: std r3, -24(r1)
; CHECK-NEXT: ld r3, -16(r1)
; CHECK-NEXT: std r3, -32(r1)
; CHECK-NEXT: lfd f0, -24(r1)
; CHECK-NEXT: fcfids f0, f0
; CHECK-NEXT: stfs f0, -48(r1)
; CHECK-NEXT: lfd f0, -32(r1)
; CHECK-NEXT: addi r3, r1, -48
; CHECK-NEXT: fcfids f0, f0
; CHECK-NEXT: stfs f0, -64(r1)
; CHECK-NEXT: lxvw4x v2, 0, r3
; CHECK-NEXT: lxvw4x v3, 0, r4
; CHECK-NEXT: vmrghw v2, v3, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test45:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: addi r4, r1, -64
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: ld r3, -8(r1)
; CHECK-REG-NEXT: std r3, -24(r1)
; CHECK-REG-NEXT: ld r3, -16(r1)
; CHECK-REG-NEXT: std r3, -32(r1)
; CHECK-REG-NEXT: lfd f0, -24(r1)
; CHECK-REG-NEXT: fcfids f0, f0
; CHECK-REG-NEXT: stfs f0, -48(r1)
; CHECK-REG-NEXT: lfd f0, -32(r1)
; CHECK-REG-NEXT: addi r3, r1, -48
; CHECK-REG-NEXT: fcfids f0, f0
; CHECK-REG-NEXT: stfs f0, -64(r1)
; CHECK-REG-NEXT: lxvw4x v2, 0, r3
; CHECK-REG-NEXT: lxvw4x v3, 0, r4
; CHECK-REG-NEXT: vmrghw v2, v3, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test45:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: ld r3, -8(r1)
; CHECK-FISL-NEXT: std r3, -24(r1)
; CHECK-FISL-NEXT: ld r3, -16(r1)
; CHECK-FISL-NEXT: std r3, -32(r1)
; CHECK-FISL-NEXT: lfd f0, -24(r1)
; CHECK-FISL-NEXT: fcfids f0, f0
; CHECK-FISL-NEXT: stfs f0, -48(r1)
; CHECK-FISL-NEXT: lfd f0, -32(r1)
; CHECK-FISL-NEXT: fcfids f0, f0
; CHECK-FISL-NEXT: stfs f0, -64(r1)
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: lxvw4x v2, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -64
; CHECK-FISL-NEXT: lxvw4x v3, 0, r3
; CHECK-FISL-NEXT: vmrghw v2, v3, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test45:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs0, v2
; CHECK-LE-NEXT: xxlor vs1, v2, v2
; CHECK-LE-NEXT: xscvsxdsp f1, f1
; CHECK-LE-NEXT: xscvsxdsp f0, f0
; CHECK-LE-NEXT: xscvdpspn vs1, f1
; CHECK-LE-NEXT: xscvdpspn vs0, f0
; CHECK-LE-NEXT: xxsldwi v3, vs1, vs1, 1
; CHECK-LE-NEXT: xxsldwi v2, vs0, vs0, 1
; CHECK-LE-NEXT: vmrglw v2, v3, v2
; CHECK-LE-NEXT: blr
%v = sitofp <2 x i64> %a to <2 x float> %v = sitofp <2 x i64> %a to <2 x float>
ret <2 x float> %v ret <2 x float> %v
; CHECK-LABEL: @test45
; FIXME: The code quality here looks pretty bad. ; FIXME: The code quality here looks pretty bad.
; CHECK: blr
} }
define <2 x i64> @test46(<2 x float> %a) { define <2 x i64> @test46(<2 x float> %a) {
; CHECK-LABEL: test46:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -48
; CHECK-NEXT: stxvw4x v2, 0, r3
; CHECK-NEXT: lfs f0, -44(r1)
; CHECK-NEXT: xscvdpuxds f0, f0
; CHECK-NEXT: stfd f0, -32(r1)
; CHECK-NEXT: lfs f0, -48(r1)
; CHECK-NEXT: xscvdpuxds f0, f0
; CHECK-NEXT: stfd f0, -24(r1)
; CHECK-NEXT: ld r3, -32(r1)
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: ld r3, -24(r1)
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test46:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -48
; CHECK-REG-NEXT: stxvw4x v2, 0, r3
; CHECK-REG-NEXT: lfs f0, -44(r1)
; CHECK-REG-NEXT: xscvdpuxds f0, f0
; CHECK-REG-NEXT: stfd f0, -32(r1)
; CHECK-REG-NEXT: lfs f0, -48(r1)
; CHECK-REG-NEXT: xscvdpuxds f0, f0
; CHECK-REG-NEXT: stfd f0, -24(r1)
; CHECK-REG-NEXT: ld r3, -32(r1)
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: ld r3, -24(r1)
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test46:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvw4x v2, 0, r3
; CHECK-FISL-NEXT: lfs f0, -44(r1)
; CHECK-FISL-NEXT: xscvdpuxds f0, f0
; CHECK-FISL-NEXT: stfd f0, -32(r1)
; CHECK-FISL-NEXT: lfs f0, -48(r1)
; CHECK-FISL-NEXT: xscvdpuxds f0, f0
; CHECK-FISL-NEXT: stfd f0, -24(r1)
; CHECK-FISL-NEXT: ld r3, -32(r1)
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: ld r3, -24(r1)
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs1, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs1, vs1
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test46:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxsldwi vs0, v2, v2, 3
; CHECK-LE-NEXT: xxswapd vs1, v2
; CHECK-LE-NEXT: xscvspdpn f0, vs0
; CHECK-LE-NEXT: xscvspdpn f1, vs1
; CHECK-LE-NEXT: xxmrghd vs0, vs1, vs0
; CHECK-LE-NEXT: xvcvdpuxds v2, vs0
; CHECK-LE-NEXT: blr
%v = fptoui <2 x float> %a to <2 x i64> %v = fptoui <2 x float> %a to <2 x i64>
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test46
; FIXME: The code quality here looks pretty bad. ; FIXME: The code quality here looks pretty bad.
; CHECK: blr
} }
define <2 x i64> @test47(<2 x float> %a) { define <2 x i64> @test47(<2 x float> %a) {
; CHECK-LABEL: test47:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -48
; CHECK-NEXT: stxvw4x v2, 0, r3
; CHECK-NEXT: lfs f0, -44(r1)
; CHECK-NEXT: xscvdpsxds f0, f0
; CHECK-NEXT: stfd f0, -32(r1)
; CHECK-NEXT: lfs f0, -48(r1)
; CHECK-NEXT: xscvdpsxds f0, f0
; CHECK-NEXT: stfd f0, -24(r1)
; CHECK-NEXT: ld r3, -32(r1)
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: ld r3, -24(r1)
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test47:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -48
; CHECK-REG-NEXT: stxvw4x v2, 0, r3
; CHECK-REG-NEXT: lfs f0, -44(r1)
; CHECK-REG-NEXT: xscvdpsxds f0, f0
; CHECK-REG-NEXT: stfd f0, -32(r1)
; CHECK-REG-NEXT: lfs f0, -48(r1)
; CHECK-REG-NEXT: xscvdpsxds f0, f0
; CHECK-REG-NEXT: stfd f0, -24(r1)
; CHECK-REG-NEXT: ld r3, -32(r1)
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: ld r3, -24(r1)
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test47:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvw4x v2, 0, r3
; CHECK-FISL-NEXT: lfs f0, -44(r1)
; CHECK-FISL-NEXT: xscvdpsxds f0, f0
; CHECK-FISL-NEXT: stfd f0, -32(r1)
; CHECK-FISL-NEXT: lfs f0, -48(r1)
; CHECK-FISL-NEXT: xscvdpsxds f0, f0
; CHECK-FISL-NEXT: stfd f0, -24(r1)
; CHECK-FISL-NEXT: ld r3, -32(r1)
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: ld r3, -24(r1)
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs1, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs1, vs1
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test47:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxsldwi vs0, v2, v2, 3
; CHECK-LE-NEXT: xxswapd vs1, v2
; CHECK-LE-NEXT: xscvspdpn f0, vs0
; CHECK-LE-NEXT: xscvspdpn f1, vs1
; CHECK-LE-NEXT: xxmrghd vs0, vs1, vs0
; CHECK-LE-NEXT: xvcvdpsxds v2, vs0
; CHECK-LE-NEXT: blr
%v = fptosi <2 x float> %a to <2 x i64> %v = fptosi <2 x float> %a to <2 x i64>
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test47
; FIXME: The code quality here looks pretty bad. ; FIXME: The code quality here looks pretty bad.
; CHECK: blr
} }
define <2 x double> @test50(double* %a) { define <2 x double> @test50(double* %a) {
; CHECK-LABEL: test50:
; CHECK: # %bb.0:
; CHECK-NEXT: lxvdsx v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test50:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: lxvdsx v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test50:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: lxvdsx v2, 0, r3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test50:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: lxvdsx v2, 0, r3
; CHECK-LE-NEXT: blr
%v = load double, double* %a, align 8 %v = load double, double* %a, align 8
%w = insertelement <2 x double> undef, double %v, i32 0 %w = insertelement <2 x double> undef, double %v, i32 0
%x = insertelement <2 x double> %w, double %v, i32 1 %x = insertelement <2 x double> %w, double %v, i32 1
ret <2 x double> %x ret <2 x double> %x
; CHECK-LABEL: @test50
; CHECK: lxvdsx v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test50
; CHECK-LE: lxvdsx v2, 0, r3
; CHECK-LE: blr
} }
define <2 x double> @test51(<2 x double> %a, <2 x double> %b) { define <2 x double> @test51(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test51:
; CHECK: # %bb.0:
; CHECK-NEXT: xxspltd v2, v2, 0
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test51:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxspltd v2, v2, 0
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test51:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxspltd v2, v2, 0
; CHECK-FISL-NEXT: li r3, -16
; CHECK-FISL-NEXT: stxvd2x v3, r1, r3 # 16-byte Folded Spill
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test51:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxspltd v2, v2, 1
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 0, i32 0> %v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 0, i32 0>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test51
; CHECK: xxspltd v2, v2, 0
; CHECK: blr
; CHECK-LE-LABEL: @test51
; CHECK-LE: xxspltd v2, v2, 1
; CHECK-LE: blr
} }
define <2 x double> @test52(<2 x double> %a, <2 x double> %b) { define <2 x double> @test52(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test52:
; CHECK: # %bb.0:
; CHECK-NEXT: xxmrghd v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test52:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxmrghd v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test52:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxmrghd v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test52:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxmrgld v2, v3, v2
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 0, i32 2> %v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 0, i32 2>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test52
; CHECK: xxmrghd v2, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test52
; CHECK-LE: xxmrgld v2, v3, v2
; CHECK-LE: blr
} }
define <2 x double> @test53(<2 x double> %a, <2 x double> %b) { define <2 x double> @test53(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test53:
; CHECK: # %bb.0:
; CHECK-NEXT: xxmrghd v2, v3, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test53:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxmrghd v2, v3, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test53:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxmrghd v2, v3, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test53:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxmrgld v2, v2, v3
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 2, i32 0> %v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 2, i32 0>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test53
; CHECK: xxmrghd v2, v3, v2
; CHECK: blr
; CHECK-LE-LABEL: @test53
; CHECK-LE: xxmrgld v2, v2, v3
; CHECK-LE: blr
} }
define <2 x double> @test54(<2 x double> %a, <2 x double> %b) { define <2 x double> @test54(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test54:
; CHECK: # %bb.0:
; CHECK-NEXT: xxpermdi v2, v2, v3, 2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test54:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxpermdi v2, v2, v3, 2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test54:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxpermdi v2, v2, v3, 2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test54:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxpermdi v2, v3, v2, 2
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 1, i32 2> %v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 1, i32 2>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test54
; CHECK: xxpermdi v2, v2, v3, 2
; CHECK: blr
; CHECK-LE-LABEL: @test54
; CHECK-LE: xxpermdi v2, v3, v2, 2
; CHECK-LE: blr
} }
define <2 x double> @test55(<2 x double> %a, <2 x double> %b) { define <2 x double> @test55(<2 x double> %a, <2 x double> %b) {
; CHECK-LABEL: test55:
; CHECK: # %bb.0:
; CHECK-NEXT: xxmrgld v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test55:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxmrgld v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test55:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxmrgld v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test55:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxmrghd v2, v3, v2
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 1, i32 3> %v = shufflevector <2 x double> %a, <2 x double> %b, <2 x i32> <i32 1, i32 3>
ret <2 x double> %v ret <2 x double> %v
; CHECK-LABEL: @test55
; CHECK: xxmrgld v2, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test55
; CHECK-LE: xxmrghd v2, v3, v2
; CHECK-LE: blr
} }
define <2 x i64> @test56(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test56(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test56:
; CHECK: # %bb.0:
; CHECK-NEXT: xxmrgld v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test56:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxmrgld v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test56:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxmrgld v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test56:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxmrghd v2, v3, v2
; CHECK-LE-NEXT: blr
%v = shufflevector <2 x i64> %a, <2 x i64> %b, <2 x i32> <i32 1, i32 3> %v = shufflevector <2 x i64> %a, <2 x i64> %b, <2 x i32> <i32 1, i32 3>
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test56
; CHECK: xxmrgld v2, v2, v3
; CHECK: blr
; CHECK-LE-LABEL: @test56
; CHECK-LE: xxmrghd v2, v3, v2
; CHECK-LE: blr
} }
define <2 x i64> @test60(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test60(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test60:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: addi r4, r1, -48
; CHECK-NEXT: stxvd2x v3, 0, r3
; CHECK-NEXT: stxvd2x v2, 0, r4
; CHECK-NEXT: lwz r3, -20(r1)
; CHECK-NEXT: ld r4, -40(r1)
; CHECK-NEXT: sld r3, r4, r3
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: lwz r3, -28(r1)
; CHECK-NEXT: ld r4, -48(r1)
; CHECK-NEXT: sld r3, r4, r3
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test60:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: addi r4, r1, -48
; CHECK-REG-NEXT: stxvd2x v3, 0, r3
; CHECK-REG-NEXT: stxvd2x v2, 0, r4
; CHECK-REG-NEXT: lwz r3, -20(r1)
; CHECK-REG-NEXT: ld r4, -40(r1)
; CHECK-REG-NEXT: sld r3, r4, r3
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: lwz r3, -28(r1)
; CHECK-REG-NEXT: ld r4, -48(r1)
; CHECK-REG-NEXT: sld r3, r4, r3
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test60:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v3, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: lwz r4, -20(r1)
; CHECK-FISL-NEXT: ld r3, -40(r1)
; CHECK-FISL-NEXT: sld r3, r3, r4
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: lwz r4, -28(r1)
; CHECK-FISL-NEXT: ld r3, -48(r1)
; CHECK-FISL-NEXT: sld r3, r3, r4
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test60:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vsld v2, v2, v3
; CHECK-LE-NEXT: blr
%v = shl <2 x i64> %a, %b %v = shl <2 x i64> %a, %b
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test60
; This should scalarize, and the current code quality is not good. ; This should scalarize, and the current code quality is not good.
; CHECK: stxvd2x v3, 0, r3
; CHECK: stxvd2x v2, 0, r4
; CHECK: sld r3, r4, r3
; CHECK: sld r3, r4, r3
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
} }
define <2 x i64> @test61(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test61(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test61:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: addi r4, r1, -48
; CHECK-NEXT: stxvd2x v3, 0, r3
; CHECK-NEXT: stxvd2x v2, 0, r4
; CHECK-NEXT: lwz r3, -20(r1)
; CHECK-NEXT: ld r4, -40(r1)
; CHECK-NEXT: srd r3, r4, r3
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: lwz r3, -28(r1)
; CHECK-NEXT: ld r4, -48(r1)
; CHECK-NEXT: srd r3, r4, r3
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test61:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: addi r4, r1, -48
; CHECK-REG-NEXT: stxvd2x v3, 0, r3
; CHECK-REG-NEXT: stxvd2x v2, 0, r4
; CHECK-REG-NEXT: lwz r3, -20(r1)
; CHECK-REG-NEXT: ld r4, -40(r1)
; CHECK-REG-NEXT: srd r3, r4, r3
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: lwz r3, -28(r1)
; CHECK-REG-NEXT: ld r4, -48(r1)
; CHECK-REG-NEXT: srd r3, r4, r3
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test61:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v3, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: lwz r4, -20(r1)
; CHECK-FISL-NEXT: ld r3, -40(r1)
; CHECK-FISL-NEXT: srd r3, r3, r4
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: lwz r4, -28(r1)
; CHECK-FISL-NEXT: ld r3, -48(r1)
; CHECK-FISL-NEXT: srd r3, r3, r4
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test61:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vsrd v2, v2, v3
; CHECK-LE-NEXT: blr
%v = lshr <2 x i64> %a, %b %v = lshr <2 x i64> %a, %b
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test61
; This should scalarize, and the current code quality is not good. ; This should scalarize, and the current code quality is not good.
; CHECK: stxvd2x v3, 0, r3
; CHECK: stxvd2x v2, 0, r4
; CHECK: srd r3, r4, r3
; CHECK: srd r3, r4, r3
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
} }
define <2 x i64> @test62(<2 x i64> %a, <2 x i64> %b) { define <2 x i64> @test62(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test62:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: addi r4, r1, -48
; CHECK-NEXT: stxvd2x v3, 0, r3
; CHECK-NEXT: stxvd2x v2, 0, r4
; CHECK-NEXT: lwz r3, -20(r1)
; CHECK-NEXT: ld r4, -40(r1)
; CHECK-NEXT: srad r3, r4, r3
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: lwz r3, -28(r1)
; CHECK-NEXT: ld r4, -48(r1)
; CHECK-NEXT: srad r3, r4, r3
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test62:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: addi r4, r1, -48
; CHECK-REG-NEXT: stxvd2x v3, 0, r3
; CHECK-REG-NEXT: stxvd2x v2, 0, r4
; CHECK-REG-NEXT: lwz r3, -20(r1)
; CHECK-REG-NEXT: ld r4, -40(r1)
; CHECK-REG-NEXT: srad r3, r4, r3
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: lwz r3, -28(r1)
; CHECK-REG-NEXT: ld r4, -48(r1)
; CHECK-REG-NEXT: srad r3, r4, r3
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test62:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v3, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: lwz r4, -20(r1)
; CHECK-FISL-NEXT: ld r3, -40(r1)
; CHECK-FISL-NEXT: srad r3, r3, r4
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: lwz r4, -28(r1)
; CHECK-FISL-NEXT: ld r3, -48(r1)
; CHECK-FISL-NEXT: srad r3, r3, r4
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test62:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vsrad v2, v2, v3
; CHECK-LE-NEXT: blr
%v = ashr <2 x i64> %a, %b %v = ashr <2 x i64> %a, %b
ret <2 x i64> %v ret <2 x i64> %v
; CHECK-LABEL: @test62
; This should scalarize, and the current code quality is not good. ; This should scalarize, and the current code quality is not good.
; CHECK: stxvd2x v3, 0, r3
; CHECK: stxvd2x v2, 0, r4
; CHECK: srad r3, r4, r3
; CHECK: srad r3, r4, r3
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
} }
define double @test63(<2 x double> %a) { define double @test63(<2 x double> %a) {
; CHECK-LABEL: test63:
; CHECK: # %bb.0:
; CHECK-NEXT: xxlor f1, v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test63:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxlor f1, v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test63:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxlor f0, v2, v2
; CHECK-FISL-NEXT: fmr f1, f0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test63:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxswapd vs1, v2
; CHECK-LE-NEXT: # kill: def $f1 killed $f1 killed $vsl1
; CHECK-LE-NEXT: blr
%v = extractelement <2 x double> %a, i32 0 %v = extractelement <2 x double> %a, i32 0
ret double %v ret double %v
; CHECK-REG-LABEL: @test63
; CHECK-REG: xxlor f1, v2, v2
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test63
; CHECK-FISL: xxlor f0, v2, v2
; CHECK-FISL: fmr f1, f0
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test63
; CHECK-LE: xxswapd vs1, v2
; CHECK-LE: blr
} }
define double @test64(<2 x double> %a) { define double @test64(<2 x double> %a) {
; CHECK-LABEL: test64:
; CHECK: # %bb.0:
; CHECK-NEXT: xxswapd vs1, v2
; CHECK-NEXT: # kill: def $f1 killed $f1 killed $vsl1
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test64:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxswapd vs1, v2
; CHECK-REG-NEXT: # kill: def $f1 killed $f1 killed $vsl1
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test64:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxswapd vs0, v2
; CHECK-FISL-NEXT: fmr f1, f0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test64:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxlor f1, v2, v2
; CHECK-LE-NEXT: blr
%v = extractelement <2 x double> %a, i32 1 %v = extractelement <2 x double> %a, i32 1
ret double %v ret double %v
; CHECK-REG-LABEL: @test64
; CHECK-REG: xxswapd vs1, v2
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test64
; CHECK-FISL: xxswapd v2, v2
; CHECK-FISL: xxlor f0, v2, v2
; CHECK-FISL: fmr f1, f0
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test64
; CHECK-LE: xxlor f1, v2, v2
} }
define <2 x i1> @test65(<2 x i64> %a, <2 x i64> %b) { define <2 x i1> @test65(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test65:
; CHECK: # %bb.0:
; CHECK-NEXT: vcmpequw v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test65:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: vcmpequw v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test65:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: vcmpequw v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test65:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vcmpequd v2, v2, v3
; CHECK-LE-NEXT: blr
%w = icmp eq <2 x i64> %a, %b %w = icmp eq <2 x i64> %a, %b
ret <2 x i1> %w ret <2 x i1> %w
; CHECK-REG-LABEL: @test65
; CHECK-REG: vcmpequw v2, v2, v3
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test65
; CHECK-FISL: vcmpequw v2, v2, v3
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test65
; CHECK-LE: vcmpequd v2, v2, v3
; CHECK-LE: blr
} }
define <2 x i1> @test66(<2 x i64> %a, <2 x i64> %b) { define <2 x i1> @test66(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test66:
; CHECK: # %bb.0:
; CHECK-NEXT: vcmpequw v2, v2, v3
; CHECK-NEXT: xxlnor v2, v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test66:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: vcmpequw v2, v2, v3
; CHECK-REG-NEXT: xxlnor v2, v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test66:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: vcmpequw v2, v2, v3
; CHECK-FISL-NEXT: xxlnor vs0, v2, v2
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test66:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vcmpequd v2, v2, v3
; CHECK-LE-NEXT: xxlnor v2, v2, v2
; CHECK-LE-NEXT: blr
%w = icmp ne <2 x i64> %a, %b %w = icmp ne <2 x i64> %a, %b
ret <2 x i1> %w ret <2 x i1> %w
; CHECK-REG-LABEL: @test66
; CHECK-REG: vcmpequw v2, v2, v3
; CHECK-REG: xxlnor v2, v2, v2
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test66
; CHECK-FISL: vcmpequw v2, v2, v3
; CHECK-FISL: xxlnor v2, v2, v2
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test66
; CHECK-LE: vcmpequd v2, v2, v3
; CHECK-LE: xxlnor v2, v2, v2
; CHECK-LE: blr
} }
define <2 x i1> @test67(<2 x i64> %a, <2 x i64> %b) { define <2 x i1> @test67(<2 x i64> %a, <2 x i64> %b) {
; CHECK-LABEL: test67:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: addi r4, r1, -48
; CHECK-NEXT: stxvd2x v3, 0, r3
; CHECK-NEXT: stxvd2x v2, 0, r4
; CHECK-NEXT: ld r3, -24(r1)
; CHECK-NEXT: ld r4, -40(r1)
; CHECK-NEXT: cmpld r4, r3
; CHECK-NEXT: li r3, 0
; CHECK-NEXT: li r4, -1
; CHECK-NEXT: isel r5, r4, r3, lt
; CHECK-NEXT: std r5, -8(r1)
; CHECK-NEXT: ld r5, -32(r1)
; CHECK-NEXT: ld r6, -48(r1)
; CHECK-NEXT: cmpld r6, r5
; CHECK-NEXT: isel r3, r4, r3, lt
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test67:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: addi r4, r1, -48
; CHECK-REG-NEXT: stxvd2x v3, 0, r3
; CHECK-REG-NEXT: stxvd2x v2, 0, r4
; CHECK-REG-NEXT: ld r3, -24(r1)
; CHECK-REG-NEXT: ld r4, -40(r1)
; CHECK-REG-NEXT: cmpld r4, r3
; CHECK-REG-NEXT: li r3, 0
; CHECK-REG-NEXT: li r4, -1
; CHECK-REG-NEXT: isel r5, r4, r3, lt
; CHECK-REG-NEXT: std r5, -8(r1)
; CHECK-REG-NEXT: ld r5, -32(r1)
; CHECK-REG-NEXT: ld r6, -48(r1)
; CHECK-REG-NEXT: cmpld r6, r5
; CHECK-REG-NEXT: isel r3, r4, r3, lt
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test67:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v3, 0, r3
; CHECK-FISL-NEXT: addi r3, r1, -48
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: ld r3, -24(r1)
; CHECK-FISL-NEXT: ld r4, -40(r1)
; CHECK-FISL-NEXT: cmpld r4, r3
; CHECK-FISL-NEXT: li r3, 0
; CHECK-FISL-NEXT: li r4, -1
; CHECK-FISL-NEXT: isel r5, r4, r3, lt
; CHECK-FISL-NEXT: std r5, -8(r1)
; CHECK-FISL-NEXT: ld r5, -32(r1)
; CHECK-FISL-NEXT: ld r6, -48(r1)
; CHECK-FISL-NEXT: cmpld r6, r5
; CHECK-FISL-NEXT: isel r3, r4, r3, lt
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test67:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: vcmpgtud v2, v3, v2
; CHECK-LE-NEXT: blr
%w = icmp ult <2 x i64> %a, %b %w = icmp ult <2 x i64> %a, %b
ret <2 x i1> %w ret <2 x i1> %w
; CHECK-LABEL: @test67
; This should scalarize, and the current code quality is not good. ; This should scalarize, and the current code quality is not good.
; CHECK: stxvd2x v3, 0, r3
; CHECK: stxvd2x v2, 0, r4
; CHECK: cmpld r4, r3
; CHECK: cmpld r6, r5
; CHECK: lxvd2x v2, 0, r3
; CHECK: blr
; CHECK-LE-LABEL: @test67
; CHECK-LE: vcmpgtud v2, v3, v2
; CHECK-LE: blr
} }
define <2 x double> @test68(<2 x i32> %a) { define <2 x double> @test68(<2 x i32> %a) {
; CHECK-LABEL: test68:
; CHECK: # %bb.0:
; CHECK-NEXT: xxmrghw vs0, v2, v2
; CHECK-NEXT: xvcvsxwdp v2, vs0
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test68:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: xxmrghw vs0, v2, v2
; CHECK-REG-NEXT: xvcvsxwdp v2, vs0
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test68:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: xxmrghw vs0, v2, v2
; CHECK-FISL-NEXT: xvcvsxwdp v2, vs0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test68:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: xxmrglw v2, v2, v2
; CHECK-LE-NEXT: xvcvsxwdp v2, v2
; CHECK-LE-NEXT: blr
%w = sitofp <2 x i32> %a to <2 x double> %w = sitofp <2 x i32> %a to <2 x double>
ret <2 x double> %w ret <2 x double> %w
; CHECK-LABEL: @test68
; CHECK: xxmrghw vs0, v2, v2
; CHECK: xvcvsxwdp v2, vs0
; CHECK: blr
; CHECK-LE-LABEL: @test68
; CHECK-LE: xxmrglw v2, v2, v2
; CHECK-LE: xvcvsxwdp v2, v2
; CHECK-LE: blr
} }
; This gets scalarized so the code isn't great ; This gets scalarized so the code isn't great
define <2 x double> @test69(<2 x i16> %a) { define <2 x double> @test69(<2 x i16> %a) {
; CHECK-LABEL: test69:
; CHECK: # %bb.0:
; CHECK-NEXT: addis r3, r2, .LCPI63_0@toc@ha
; CHECK-NEXT: addi r3, r3, .LCPI63_0@toc@l
; CHECK-NEXT: lxvw4x v3, 0, r3
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: vperm v2, v2, v2, v3
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: lha r3, -18(r1)
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: lha r3, -26(r1)
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: xvcvsxddp v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test69:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addis r3, r2, .LCPI63_0@toc@ha
; CHECK-REG-NEXT: addi r3, r3, .LCPI63_0@toc@l
; CHECK-REG-NEXT: lxvw4x v3, 0, r3
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: vperm v2, v2, v2, v3
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: lha r3, -18(r1)
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: lha r3, -26(r1)
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: xvcvsxddp v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test69:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addis r3, r2, .LCPI63_0@toc@ha
; CHECK-FISL-NEXT: addi r3, r3, .LCPI63_0@toc@l
; CHECK-FISL-NEXT: lxvw4x v3, 0, r3
; CHECK-FISL-NEXT: vperm v2, v2, v2, v3
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: lha r3, -18(r1)
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: lha r3, -26(r1)
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: xvcvsxddp v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test69:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: addis r3, r2, .LCPI63_0@toc@ha
; CHECK-LE-NEXT: addi r3, r3, .LCPI63_0@toc@l
; CHECK-LE-NEXT: lvx v3, 0, r3
; CHECK-LE-NEXT: addis r3, r2, .LCPI63_1@toc@ha
; CHECK-LE-NEXT: addi r3, r3, .LCPI63_1@toc@l
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: vperm v2, v2, v2, v3
; CHECK-LE-NEXT: xxswapd v3, vs0
; CHECK-LE-NEXT: vsld v2, v2, v3
; CHECK-LE-NEXT: vsrad v2, v2, v3
; CHECK-LE-NEXT: xvcvsxddp v2, v2
; CHECK-LE-NEXT: blr
%w = sitofp <2 x i16> %a to <2 x double> %w = sitofp <2 x i16> %a to <2 x double>
ret <2 x double> %w ret <2 x double> %w
; CHECK-LABEL: @test69
; CHECK-DAG: lxvd2x v2, 0, r3
; CHECK-DAG: xvcvsxddp v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test69
; CHECK-LE: vperm
; CHECK-LE: vsld
; CHECK-LE: vsrad
; CHECK-LE: xvcvsxddp v2, v2
; CHECK-LE: blr
} }
; This gets scalarized so the code isn't great ; This gets scalarized so the code isn't great
define <2 x double> @test70(<2 x i8> %a) { define <2 x double> @test70(<2 x i8> %a) {
; CHECK-LABEL: test70:
; CHECK: # %bb.0:
; CHECK-NEXT: addis r3, r2, .LCPI64_0@toc@ha
; CHECK-NEXT: addi r3, r3, .LCPI64_0@toc@l
; CHECK-NEXT: lxvw4x v3, 0, r3
; CHECK-NEXT: addi r3, r1, -32
; CHECK-NEXT: vperm v2, v2, v2, v3
; CHECK-NEXT: stxvd2x v2, 0, r3
; CHECK-NEXT: ld r3, -24(r1)
; CHECK-NEXT: extsb r3, r3
; CHECK-NEXT: std r3, -8(r1)
; CHECK-NEXT: ld r3, -32(r1)
; CHECK-NEXT: extsb r3, r3
; CHECK-NEXT: std r3, -16(r1)
; CHECK-NEXT: addi r3, r1, -16
; CHECK-NEXT: lxvd2x v2, 0, r3
; CHECK-NEXT: xvcvsxddp v2, v2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test70:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addis r3, r2, .LCPI64_0@toc@ha
; CHECK-REG-NEXT: addi r3, r3, .LCPI64_0@toc@l
; CHECK-REG-NEXT: lxvw4x v3, 0, r3
; CHECK-REG-NEXT: addi r3, r1, -32
; CHECK-REG-NEXT: vperm v2, v2, v2, v3
; CHECK-REG-NEXT: stxvd2x v2, 0, r3
; CHECK-REG-NEXT: ld r3, -24(r1)
; CHECK-REG-NEXT: extsb r3, r3
; CHECK-REG-NEXT: std r3, -8(r1)
; CHECK-REG-NEXT: ld r3, -32(r1)
; CHECK-REG-NEXT: extsb r3, r3
; CHECK-REG-NEXT: std r3, -16(r1)
; CHECK-REG-NEXT: addi r3, r1, -16
; CHECK-REG-NEXT: lxvd2x v2, 0, r3
; CHECK-REG-NEXT: xvcvsxddp v2, v2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test70:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: addis r3, r2, .LCPI64_0@toc@ha
; CHECK-FISL-NEXT: addi r3, r3, .LCPI64_0@toc@l
; CHECK-FISL-NEXT: lxvw4x v3, 0, r3
; CHECK-FISL-NEXT: vperm v2, v2, v2, v3
; CHECK-FISL-NEXT: addi r3, r1, -32
; CHECK-FISL-NEXT: stxvd2x v2, 0, r3
; CHECK-FISL-NEXT: ld r3, -24(r1)
; CHECK-FISL-NEXT: extsb r3, r3
; CHECK-FISL-NEXT: std r3, -8(r1)
; CHECK-FISL-NEXT: ld r3, -32(r1)
; CHECK-FISL-NEXT: extsb r3, r3
; CHECK-FISL-NEXT: std r3, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvd2x vs0, 0, r3
; CHECK-FISL-NEXT: xxlor v2, vs0, vs0
; CHECK-FISL-NEXT: xvcvsxddp v2, v2
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test70:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: addis r3, r2, .LCPI64_0@toc@ha
; CHECK-LE-NEXT: addi r3, r3, .LCPI64_0@toc@l
; CHECK-LE-NEXT: lvx v3, 0, r3
; CHECK-LE-NEXT: addis r3, r2, .LCPI64_1@toc@ha
; CHECK-LE-NEXT: addi r3, r3, .LCPI64_1@toc@l
; CHECK-LE-NEXT: lxvd2x vs0, 0, r3
; CHECK-LE-NEXT: vperm v2, v2, v2, v3
; CHECK-LE-NEXT: xxswapd v3, vs0
; CHECK-LE-NEXT: vsld v2, v2, v3
; CHECK-LE-NEXT: vsrad v2, v2, v3
; CHECK-LE-NEXT: xvcvsxddp v2, v2
; CHECK-LE-NEXT: blr
%w = sitofp <2 x i8> %a to <2 x double> %w = sitofp <2 x i8> %a to <2 x double>
ret <2 x double> %w ret <2 x double> %w
; CHECK-LABEL: @test70
; CHECK-DAG: lxvd2x v2, 0, r3
; CHECK-DAG: xvcvsxddp v2, v2
; CHECK: blr
; CHECK-LE-LABEL: @test70
; CHECK-LE: vperm
; CHECK-LE: vsld
; CHECK-LE: vsrad
; CHECK-LE: xvcvsxddp v2, v2
; CHECK-LE: blr
} }
; This gets scalarized so the code isn't great ; This gets scalarized so the code isn't great
define <2 x i32> @test80(i32 %v) { define <2 x i32> @test80(i32 %v) {
; CHECK-LABEL: test80:
; CHECK: # %bb.0:
; CHECK-NEXT: addi r4, r1, -16
; CHECK-NEXT: stw r3, -16(r1)
; CHECK-NEXT: addis r3, r2, .LCPI65_0@toc@ha
; CHECK-NEXT: lxvw4x vs0, 0, r4
; CHECK-NEXT: addi r3, r3, .LCPI65_0@toc@l
; CHECK-NEXT: lxvw4x v3, 0, r3
; CHECK-NEXT: xxspltw v2, vs0, 0
; CHECK-NEXT: vadduwm v2, v2, v3
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test80:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: addi r4, r1, -16
; CHECK-REG-NEXT: stw r3, -16(r1)
; CHECK-REG-NEXT: addis r3, r2, .LCPI65_0@toc@ha
; CHECK-REG-NEXT: lxvw4x vs0, 0, r4
; CHECK-REG-NEXT: addi r3, r3, .LCPI65_0@toc@l
; CHECK-REG-NEXT: lxvw4x v3, 0, r3
; CHECK-REG-NEXT: xxspltw v2, vs0, 0
; CHECK-REG-NEXT: vadduwm v2, v2, v3
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test80:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: mr r4, r3
; CHECK-FISL-NEXT: stw r4, -16(r1)
; CHECK-FISL-NEXT: addi r3, r1, -16
; CHECK-FISL-NEXT: lxvw4x vs0, 0, r3
; CHECK-FISL-NEXT: xxspltw v2, vs0, 0
; CHECK-FISL-NEXT: addis r3, r2, .LCPI65_0@toc@ha
; CHECK-FISL-NEXT: addi r3, r3, .LCPI65_0@toc@l
; CHECK-FISL-NEXT: lxvw4x v3, 0, r3
; CHECK-FISL-NEXT: vadduwm v2, v2, v3
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test80:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: mtvsrd f0, r3
; CHECK-LE-NEXT: addis r4, r2, .LCPI65_0@toc@ha
; CHECK-LE-NEXT: addi r3, r4, .LCPI65_0@toc@l
; CHECK-LE-NEXT: xxswapd vs0, vs0
; CHECK-LE-NEXT: lvx v3, 0, r3
; CHECK-LE-NEXT: xxspltw v2, vs0, 3
; CHECK-LE-NEXT: vadduwm v2, v2, v3
; CHECK-LE-NEXT: blr
%b1 = insertelement <2 x i32> undef, i32 %v, i32 0 %b1 = insertelement <2 x i32> undef, i32 %v, i32 0
%b2 = shufflevector <2 x i32> %b1, <2 x i32> undef, <2 x i32> zeroinitializer %b2 = shufflevector <2 x i32> %b1, <2 x i32> undef, <2 x i32> zeroinitializer
%i = add <2 x i32> %b2, <i32 2, i32 3> %i = add <2 x i32> %b2, <i32 2, i32 3>
ret <2 x i32> %i ret <2 x i32> %i
; CHECK-REG-LABEL: @test80
; CHECK-REG-DAG: stw r3, -16(r1)
; CHECK-REG-DAG: addi r4, r1, -16
; CHECK-REG: addis r3, r2, .LCPI65_0@toc@ha
; CHECK-REG-DAG: addi r3, r3, .LCPI65_0@toc@l
; CHECK-REG-DAG: lxvw4x vs0, 0, r4
; CHECK-REG-DAG: lxvw4x v3, 0, r3
; CHECK-REG: xxspltw v2, vs0, 0
; CHECK-REG: vadduwm v2, v2, v3
; CHECK-REG-NOT: stxvw4x
; CHECK-REG: blr
; CHECK-FISL-LABEL: @test80
; CHECK-FISL: mr r4, r3
; CHECK-FISL: stw r4, -16(r1)
; CHECK-FISL: addi r3, r1, -16
; CHECK-FISL-DAG: lxvw4x vs0, 0, r3
; CHECK-FISL-DAG: xxspltw v2, vs0, 0
; CHECK-FISL: addis r3, r2, .LCPI65_0@toc@ha
; CHECK-FISL: addi r3, r3, .LCPI65_0@toc@l
; CHECK-FISL-DAG: lxvw4x v3, 0, r3
; CHECK-FISL: vadduwm
; CHECK-FISL-NOT: stxvw4x
; CHECK-FISL: blr
; CHECK-LE-LABEL: @test80
; CHECK-LE-DAG: mtvsrd f0, r3
; CHECK-LE-DAG: xxswapd vs0, vs0
; CHECK-LE-DAG: addi r3, r4, .LCPI65_0@toc@l
; CHECK-LE-DAG: lvx v3, 0, r3
; CHECK-LE-DAG: xxspltw v2, vs0, 3
; CHECK-LE-NOT: xxswapd v3,
; CHECK-LE: vadduwm v2, v2, v3
; CHECK-LE: blr
} }
define <2 x double> @test81(<4 x float> %b) { define <2 x double> @test81(<4 x float> %b) {
; CHECK-LABEL: test81:
; CHECK: # %bb.0:
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test81:
; CHECK-REG: # %bb.0:
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test81:
; CHECK-FISL: # %bb.0:
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test81:
; CHECK-LE: # %bb.0:
; CHECK-LE-NEXT: blr
%w = bitcast <4 x float> %b to <2 x double> %w = bitcast <4 x float> %b to <2 x double>
ret <2 x double> %w ret <2 x double> %w
; CHECK-LABEL: @test81
; CHECK: blr
; CHECK-LE-LABEL: @test81
; CHECK-LE: blr
} }
define double @test82(double %a, double %b, double %c, double %d) { define double @test82(double %a, double %b, double %c, double %d) {
; CHECK-LABEL: test82:
; CHECK: # %bb.0: # %entry
; CHECK-NEXT: xscmpudp cr0, f3, f4
; CHECK-NEXT: beqlr cr0
; CHECK-NEXT: # %bb.1: # %entry
; CHECK-NEXT: fmr f1, f2
; CHECK-NEXT: blr
;
; CHECK-REG-LABEL: test82:
; CHECK-REG: # %bb.0: # %entry
; CHECK-REG-NEXT: xscmpudp cr0, f3, f4
; CHECK-REG-NEXT: beqlr cr0
; CHECK-REG-NEXT: # %bb.1: # %entry
; CHECK-REG-NEXT: fmr f1, f2
; CHECK-REG-NEXT: blr
;
; CHECK-FISL-LABEL: test82:
; CHECK-FISL: # %bb.0: # %entry
; CHECK-FISL-NEXT: xscmpudp cr0, f3, f4
; CHECK-FISL-NEXT: stfd f2, -8(r1) # 8-byte Folded Spill
; CHECK-FISL-NEXT: stfd f1, -16(r1) # 8-byte Folded Spill
; CHECK-FISL-NEXT: beq cr0, .LBB67_2
; CHECK-FISL-NEXT: # %bb.1: # %entry
; CHECK-FISL-NEXT: lfd f0, -8(r1) # 8-byte Folded Reload
; CHECK-FISL-NEXT: stfd f0, -16(r1) # 8-byte Folded Spill
; CHECK-FISL-NEXT: .LBB67_2: # %entry
; CHECK-FISL-NEXT: lfd f0, -16(r1) # 8-byte Folded Reload
; CHECK-FISL-NEXT: fmr f1, f0
; CHECK-FISL-NEXT: blr
;
; CHECK-LE-LABEL: test82:
; CHECK-LE: # %bb.0: # %entry
; CHECK-LE-NEXT: xscmpudp cr0, f3, f4
; CHECK-LE-NEXT: beqlr cr0
; CHECK-LE-NEXT: # %bb.1: # %entry
; CHECK-LE-NEXT: fmr f1, f2
; CHECK-LE-NEXT: blr
entry: entry:
%m = fcmp oeq double %c, %d %m = fcmp oeq double %c, %d
%v = select i1 %m, double %a, double %b %v = select i1 %m, double %a, double %b
ret double %v ret double %v
; CHECK-REG-LABEL: @test82
; CHECK-REG: xscmpudp cr0, f3, f4
; CHECK-REG: beqlr cr0
; CHECK-FISL-LABEL: @test82
; CHECK-FISL: xscmpudp cr0, f3, f4
; CHECK-FISL: beq cr0
; CHECK-LE-LABEL: @test82
; CHECK-LE: xscmpudp cr0, f3, f4
; CHECK-LE: beqlr cr0
} }

test/CodeGen/SystemZ/swifterror.ll

Show All 10 Lines
; CHECK-LABEL: foo: ; CHECK-LABEL: foo:
; CHECK: lghi %r2, 16 ; CHECK: lghi %r2, 16
; CHECK: brasl %r14, malloc ; CHECK: brasl %r14, malloc
; CHECK: mvi 8(%r2), 1 ; CHECK: mvi 8(%r2), 1
; CHECK: lgr %r9, %r2 ; CHECK: lgr %r9, %r2
; CHECK-O0-LABEL: foo: ; CHECK-O0-LABEL: foo:
; CHECK-O0: lghi %r2, 16 ; CHECK-O0: lghi %r2, 16
; CHECK-O0: brasl %r14, malloc ; CHECK-O0: brasl %r14, malloc
; CHECK-O0: lgr %r9, %r2 ; CHECK-O0: lgr %r0, %r2
; CHECK-O0: mvi 8(%r2), 1 ; CHECK-O0: mvi 8(%r2), 1
entry: entry:
%call = call i8* @malloc(i64 16) %call = call i8* @malloc(i64 16)
%call.0 = bitcast i8* %call to %swift_error* %call.0 = bitcast i8* %call to %swift_error*
store %swift_error* %call.0, %swift_error** %error_ptr_ref store %swift_error* %call.0, %swift_error** %error_ptr_ref
%tmp = getelementptr inbounds i8, i8* %call, i64 8 %tmp = getelementptr inbounds i8, i8* %call, i64 8
store i8 1, i8* %tmp store i8 1, i8* %tmp
ret float 1.0 ret float 1.0
▲ Show 20 Lines • Show All 331 Lines • Show Last 20 Lines

test/CodeGen/X86/atomic-unordered.ll

Show First 20 Lines • Show All 416 Lines • ▼ Show 20 Lines
;; The next batch of tests are stressing load folding. Folding is legal ;; The next batch of tests are stressing load folding. Folding is legal
;; on x86, so these are simply checking optimization quality. ;; on x86, so these are simply checking optimization quality.
; Legal, as expected ; Legal, as expected
define i64 @load_fold_add1(i64* %p) { define i64 @load_fold_add1(i64* %p) {
; CHECK-O0-LABEL: load_fold_add1: ; CHECK-O0-LABEL: load_fold_add1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: addq $15, %rdi ; CHECK-O0-NEXT: addq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_add1: ; CHECK-O3-LABEL: load_fold_add1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: addq $15, %rax ; CHECK-O3-NEXT: addq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
Show All 18 Lines; CHECK-O3-NEXT: retq
%ret = add i64 %v, %v2 %ret = add i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_add3(i64* %p1, i64* %p2) { define i64 @load_fold_add3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_add3: ; CHECK-O0-LABEL: load_fold_add3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: addq (%rsi), %rdi ; CHECK-O0-NEXT: addq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_add3: ; CHECK-O3-LABEL: load_fold_add3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movq (%rsi), %rax ; CHECK-O3-NEXT: movq (%rsi), %rax
; CHECK-O3-NEXT: addq %rcx, %rax ; CHECK-O3-NEXT: addq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = add i64 %v, %v2 %ret = add i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_sub1(i64* %p) { define i64 @load_fold_sub1(i64* %p) {
; CHECK-O0-LABEL: load_fold_sub1: ; CHECK-O0-LABEL: load_fold_sub1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: subq $15, %rdi ; CHECK-O0-NEXT: subq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_sub1: ; CHECK-O3-LABEL: load_fold_sub1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: addq $-15, %rax ; CHECK-O3-NEXT: addq $-15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = sub i64 %v, 15 %ret = sub i64 %v, 15
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_sub2(i64* %p, i64 %v2) { define i64 @load_fold_sub2(i64* %p, i64 %v2) {
; CHECK-O0-LABEL: load_fold_sub2: ; CHECK-O0-LABEL: load_fold_sub2:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: subq %rsi, %rdi ; CHECK-O0-NEXT: subq %rsi, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_sub2: ; CHECK-O3-LABEL: load_fold_sub2:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: subq %rsi, %rax ; CHECK-O3-NEXT: subq %rsi, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = sub i64 %v, %v2 %ret = sub i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_sub3(i64* %p1, i64* %p2) { define i64 @load_fold_sub3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_sub3: ; CHECK-O0-LABEL: load_fold_sub3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: subq (%rsi), %rdi ; CHECK-O0-NEXT: subq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_sub3: ; CHECK-O3-LABEL: load_fold_sub3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq (%rsi), %rcx ; CHECK-O3-NEXT: movq (%rsi), %rcx
; CHECK-O3-NEXT: subq %rcx, %rax ; CHECK-O3-NEXT: subq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
Show All 38 Lines; CHECK-O3-NEXT: retq
%ret = mul i64 %v, %v2 %ret = mul i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_mul3(i64* %p1, i64* %p2) { define i64 @load_fold_mul3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_mul3: ; CHECK-O0-LABEL: load_fold_mul3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: imulq (%rsi), %rdi ; CHECK-O0-NEXT: imulq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_mul3: ; CHECK-O3-LABEL: load_fold_mul3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movq (%rsi), %rax ; CHECK-O3-NEXT: movq (%rsi), %rax
; CHECK-O3-NEXT: imulq %rcx, %rax ; CHECK-O3-NEXT: imulq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = mul i64 %v, %v2 %ret = mul i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_sdiv1(i64* %p) { define i64 @load_fold_sdiv1(i64* %p) {
; CHECK-O0-LABEL: load_fold_sdiv1: ; CHECK-O0-LABEL: load_fold_sdiv1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rax ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: cqto ; CHECK-O0-NEXT: cqto
; CHECK-O0-NEXT: movl $15, %edi ; CHECK-O0-NEXT: movl $15, %ecx
; CHECK-O0-NEXT: idivq %rdi ; CHECK-O0-NEXT: idivq %rcx
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_sdiv1: ; CHECK-O3-LABEL: load_fold_sdiv1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889 ; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889
; CHECK-O3-NEXT: movq %rcx, %rax ; CHECK-O3-NEXT: movq %rcx, %rax
; CHECK-O3-NEXT: imulq %rdx ; CHECK-O3-NEXT: imulq %rdx
▲ Show 20 Lines • Show All 52 Lines • ▼ Show 20 Lines
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_udiv1(i64* %p) { define i64 @load_fold_udiv1(i64* %p) {
; CHECK-O0-LABEL: load_fold_udiv1: ; CHECK-O0-LABEL: load_fold_udiv1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rax ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: xorl %ecx, %ecx ; CHECK-O0-NEXT: xorl %ecx, %ecx
; CHECK-O0-NEXT: movl %ecx, %edx ; CHECK-O0-NEXT: movl %ecx, %edx
; CHECK-O0-NEXT: movl $15, %edi ; CHECK-O0-NEXT: movl $15, %esi
; CHECK-O0-NEXT: divq %rdi ; CHECK-O0-NEXT: divq %rsi
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_udiv1: ; CHECK-O3-LABEL: load_fold_udiv1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rcx # imm = 0x8888888888888889 ; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rcx # imm = 0x8888888888888889
; CHECK-O3-NEXT: mulq %rcx ; CHECK-O3-NEXT: mulq %rcx
; CHECK-O3-NEXT: movq %rdx, %rax ; CHECK-O3-NEXT: movq %rdx, %rax
▲ Show 20 Lines • Show All 49 Lines • ▼ Show 20 Lines
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_srem1(i64* %p) { define i64 @load_fold_srem1(i64* %p) {
; CHECK-O0-LABEL: load_fold_srem1: ; CHECK-O0-LABEL: load_fold_srem1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rax ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: cqto ; CHECK-O0-NEXT: cqto
; CHECK-O0-NEXT: movl $15, %edi ; CHECK-O0-NEXT: movl $15, %ecx
; CHECK-O0-NEXT: idivq %rdi ; CHECK-O0-NEXT: idivq %rcx
; CHECK-O0-NEXT: movq %rdx, %rax ; CHECK-O0-NEXT: movq %rdx, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_srem1: ; CHECK-O3-LABEL: load_fold_srem1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889 ; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889
; CHECK-O3-NEXT: movq %rcx, %rax ; CHECK-O3-NEXT: movq %rcx, %rax
▲ Show 20 Lines • Show All 61 Lines • ▼ Show 20 Lines
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_urem1(i64* %p) { define i64 @load_fold_urem1(i64* %p) {
; CHECK-O0-LABEL: load_fold_urem1: ; CHECK-O0-LABEL: load_fold_urem1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rax ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: xorl %ecx, %ecx ; CHECK-O0-NEXT: xorl %ecx, %ecx
; CHECK-O0-NEXT: movl %ecx, %edx ; CHECK-O0-NEXT: movl %ecx, %edx
; CHECK-O0-NEXT: movl $15, %edi ; CHECK-O0-NEXT: movl $15, %esi
; CHECK-O0-NEXT: divq %rdi ; CHECK-O0-NEXT: divq %rsi
; CHECK-O0-NEXT: movq %rdx, %rax ; CHECK-O0-NEXT: movq %rdx, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_urem1: ; CHECK-O3-LABEL: load_fold_urem1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889 ; CHECK-O3-NEXT: movabsq $-8608480567731124087, %rdx # imm = 0x8888888888888889
; CHECK-O3-NEXT: movq %rcx, %rax ; CHECK-O3-NEXT: movq %rcx, %rax
▲ Show 20 Lines • Show All 56 Lines • ▼ Show 20 Lines; CHECK-O3-NEXT: retq
%ret = urem i64 %v, %v2 %ret = urem i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_shl1(i64* %p) { define i64 @load_fold_shl1(i64* %p) {
; CHECK-O0-LABEL: load_fold_shl1: ; CHECK-O0-LABEL: load_fold_shl1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: shlq $15, %rdi ; CHECK-O0-NEXT: shlq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_shl1: ; CHECK-O3-LABEL: load_fold_shl1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: shlq $15, %rax ; CHECK-O3-NEXT: shlq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = shl i64 %v, 15 %ret = shl i64 %v, 15
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_shl2(i64* %p, i64 %v2) { define i64 @load_fold_shl2(i64* %p, i64 %v2) {
; CHECK-O0-LABEL: load_fold_shl2: ; CHECK-O0-LABEL: load_fold_shl2:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movq %rsi, %rcx ; CHECK-O0-NEXT: movq %rsi, %rcx
; CHECK-O0-NEXT: # kill: def $cl killed $rcx ; CHECK-O0-NEXT: # kill: def $cl killed $rcx
; CHECK-O0-NEXT: shlq %cl, %rdi ; CHECK-O0-NEXT: shlq %cl, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_shl2: ; CHECK-O3-LABEL: load_fold_shl2:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq %rsi, %rcx ; CHECK-O3-NEXT: movq %rsi, %rcx
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: shlq %cl, %rax ; CHECK-O3-NEXT: shlq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = shl i64 %v, %v2 %ret = shl i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_shl3(i64* %p1, i64* %p2) { define i64 @load_fold_shl3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_shl3: ; CHECK-O0-LABEL: load_fold_shl3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movq (%rsi), %rcx ; CHECK-O0-NEXT: movq (%rsi), %rcx
; CHECK-O0-NEXT: # kill: def $cl killed $rcx ; CHECK-O0-NEXT: # kill: def $cl killed $rcx
; CHECK-O0-NEXT: shlq %cl, %rdi ; CHECK-O0-NEXT: shlq %cl, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_shl3: ; CHECK-O3-LABEL: load_fold_shl3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq (%rsi), %rcx ; CHECK-O3-NEXT: movq (%rsi), %rcx
; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: shlq %cl, %rax ; CHECK-O3-NEXT: shlq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = shl i64 %v, %v2 %ret = shl i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_lshr1(i64* %p) { define i64 @load_fold_lshr1(i64* %p) {
; CHECK-O0-LABEL: load_fold_lshr1: ; CHECK-O0-LABEL: load_fold_lshr1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: shrq $15, %rdi ; CHECK-O0-NEXT: shrq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_lshr1: ; CHECK-O3-LABEL: load_fold_lshr1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: shrq $15, %rax ; CHECK-O3-NEXT: shrq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = lshr i64 %v, 15 %ret = lshr i64 %v, 15
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_lshr2(i64* %p, i64 %v2) { define i64 @load_fold_lshr2(i64* %p, i64 %v2) {
; CHECK-O0-LABEL: load_fold_lshr2: ; CHECK-O0-LABEL: load_fold_lshr2:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
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; CHECK-O0-NEXT: # kill: def $cl killed $rcx ; CHECK-O0-NEXT: # kill: def $cl killed $rcx
; CHECK-O0-NEXT: shrq %cl, %rdi ; CHECK-O0-NEXT: shrq %cl, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_lshr2: ; CHECK-O3-LABEL: load_fold_lshr2:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq %rsi, %rcx ; CHECK-O3-NEXT: movq %rsi, %rcx
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: shrq %cl, %rax ; CHECK-O3-NEXT: shrq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = lshr i64 %v, %v2 %ret = lshr i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_lshr3(i64* %p1, i64* %p2) { define i64 @load_fold_lshr3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_lshr3: ; CHECK-O0-LABEL: load_fold_lshr3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
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; CHECK-O0-NEXT: # kill: def $cl killed $rcx ; CHECK-O0-NEXT: # kill: def $cl killed $rcx
; CHECK-O0-NEXT: shrq %cl, %rdi ; CHECK-O0-NEXT: shrq %cl, %rax
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; ;
; CHECK-O3-LABEL: load_fold_lshr3: ; CHECK-O3-LABEL: load_fold_lshr3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq (%rsi), %rcx ; CHECK-O3-NEXT: movq (%rsi), %rcx
; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: shrq %cl, %rax ; CHECK-O3-NEXT: shrq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = lshr i64 %v, %v2 %ret = lshr i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_ashr1(i64* %p) { define i64 @load_fold_ashr1(i64* %p) {
; CHECK-O0-LABEL: load_fold_ashr1: ; CHECK-O0-LABEL: load_fold_ashr1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: sarq $15, %rdi ; CHECK-O0-NEXT: sarq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_ashr1: ; CHECK-O3-LABEL: load_fold_ashr1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: sarq $15, %rax ; CHECK-O3-NEXT: sarq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = ashr i64 %v, 15 %ret = ashr i64 %v, 15
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_ashr2(i64* %p, i64 %v2) { define i64 @load_fold_ashr2(i64* %p, i64 %v2) {
; CHECK-O0-LABEL: load_fold_ashr2: ; CHECK-O0-LABEL: load_fold_ashr2:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
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; ;
; CHECK-O3-LABEL: load_fold_ashr2: ; CHECK-O3-LABEL: load_fold_ashr2:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq %rsi, %rcx ; CHECK-O3-NEXT: movq %rsi, %rcx
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; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: sarq %cl, %rax ; CHECK-O3-NEXT: sarq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = ashr i64 %v, %v2 %ret = ashr i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_ashr3(i64* %p1, i64* %p2) { define i64 @load_fold_ashr3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_ashr3: ; CHECK-O0-LABEL: load_fold_ashr3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movq (%rsi), %rcx ; CHECK-O0-NEXT: movq (%rsi), %rcx
; CHECK-O0-NEXT: # kill: def $cl killed $rcx ; CHECK-O0-NEXT: # kill: def $cl killed $rcx
; CHECK-O0-NEXT: sarq %cl, %rdi ; CHECK-O0-NEXT: sarq %cl, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_ashr3: ; CHECK-O3-LABEL: load_fold_ashr3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq (%rsi), %rcx ; CHECK-O3-NEXT: movq (%rsi), %rcx
; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx ; CHECK-O3-NEXT: # kill: def $cl killed $cl killed $rcx
; CHECK-O3-NEXT: sarq %cl, %rax ; CHECK-O3-NEXT: sarq %cl, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = ashr i64 %v, %v2 %ret = ashr i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_and1(i64* %p) { define i64 @load_fold_and1(i64* %p) {
; CHECK-O0-LABEL: load_fold_and1: ; CHECK-O0-LABEL: load_fold_and1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: andq $15, %rdi ; CHECK-O0-NEXT: andq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_and1: ; CHECK-O3-LABEL: load_fold_and1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: andl $15, %eax ; CHECK-O3-NEXT: andl $15, %eax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
Show All 18 Lines; CHECK-O3-NEXT: retq
%ret = and i64 %v, %v2 %ret = and i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_and3(i64* %p1, i64* %p2) { define i64 @load_fold_and3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_and3: ; CHECK-O0-LABEL: load_fold_and3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: andq (%rsi), %rdi ; CHECK-O0-NEXT: andq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_and3: ; CHECK-O3-LABEL: load_fold_and3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movq (%rsi), %rax ; CHECK-O3-NEXT: movq (%rsi), %rax
; CHECK-O3-NEXT: andq %rcx, %rax ; CHECK-O3-NEXT: andq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = and i64 %v, %v2 %ret = and i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_or1(i64* %p) { define i64 @load_fold_or1(i64* %p) {
; CHECK-O0-LABEL: load_fold_or1: ; CHECK-O0-LABEL: load_fold_or1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: orq $15, %rdi ; CHECK-O0-NEXT: orq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_or1: ; CHECK-O3-LABEL: load_fold_or1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: orq $15, %rax ; CHECK-O3-NEXT: orq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
Show All 18 Lines; CHECK-O3-NEXT: retq
%ret = or i64 %v, %v2 %ret = or i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_or3(i64* %p1, i64* %p2) { define i64 @load_fold_or3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_or3: ; CHECK-O0-LABEL: load_fold_or3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: orq (%rsi), %rdi ; CHECK-O0-NEXT: orq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_or3: ; CHECK-O3-LABEL: load_fold_or3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movq (%rsi), %rax ; CHECK-O3-NEXT: movq (%rsi), %rax
; CHECK-O3-NEXT: orq %rcx, %rax ; CHECK-O3-NEXT: orq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = or i64 %v, %v2 %ret = or i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal, as expected ; Legal, as expected
define i64 @load_fold_xor1(i64* %p) { define i64 @load_fold_xor1(i64* %p) {
; CHECK-O0-LABEL: load_fold_xor1: ; CHECK-O0-LABEL: load_fold_xor1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: xorq $15, %rdi ; CHECK-O0-NEXT: xorq $15, %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_xor1: ; CHECK-O3-LABEL: load_fold_xor1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: xorq $15, %rax ; CHECK-O3-NEXT: xorq $15, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
Show All 18 Lines; CHECK-O3-NEXT: retq
%ret = xor i64 %v, %v2 %ret = xor i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i64 @load_fold_xor3(i64* %p1, i64* %p2) { define i64 @load_fold_xor3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_xor3: ; CHECK-O0-LABEL: load_fold_xor3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: xorq (%rsi), %rdi ; CHECK-O0-NEXT: xorq (%rsi), %rax
; CHECK-O0-NEXT: movq %rdi, %rax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_xor3: ; CHECK-O3-LABEL: load_fold_xor3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rcx ; CHECK-O3-NEXT: movq (%rdi), %rcx
; CHECK-O3-NEXT: movq (%rsi), %rax ; CHECK-O3-NEXT: movq (%rsi), %rax
; CHECK-O3-NEXT: xorq %rcx, %rax ; CHECK-O3-NEXT: xorq %rcx, %rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p1 unordered, align 8 %v = load atomic i64, i64* %p1 unordered, align 8
%v2 = load atomic i64, i64* %p2 unordered, align 8 %v2 = load atomic i64, i64* %p2 unordered, align 8
%ret = xor i64 %v, %v2 %ret = xor i64 %v, %v2
ret i64 %ret ret i64 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i1 @load_fold_icmp1(i64* %p) { define i1 @load_fold_icmp1(i64* %p) {
; CHECK-O0-LABEL: load_fold_icmp1: ; CHECK-O0-LABEL: load_fold_icmp1:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: subq $15, %rdi ; CHECK-O0-NEXT: subq $15, %rax
; CHECK-O0-NEXT: sete %al ; CHECK-O0-NEXT: sete %cl
; CHECK-O0-NEXT: movq %rdi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK-O0-NEXT: movq %rax, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK-O0-NEXT: movb %cl, %al
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_icmp1: ; CHECK-O3-LABEL: load_fold_icmp1:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: cmpq $15, %rax ; CHECK-O3-NEXT: cmpq $15, %rax
; CHECK-O3-NEXT: sete %al ; CHECK-O3-NEXT: sete %al
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = icmp eq i64 %v, 15 %ret = icmp eq i64 %v, 15
ret i1 %ret ret i1 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i1 @load_fold_icmp2(i64* %p, i64 %v2) { define i1 @load_fold_icmp2(i64* %p, i64 %v2) {
; CHECK-O0-LABEL: load_fold_icmp2: ; CHECK-O0-LABEL: load_fold_icmp2:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: subq %rsi, %rdi ; CHECK-O0-NEXT: subq %rsi, %rax
; CHECK-O0-NEXT: sete %al ; CHECK-O0-NEXT: sete %cl
; CHECK-O0-NEXT: movq %rdi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK-O0-NEXT: movq %rax, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK-O0-NEXT: movb %cl, %al
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_icmp2: ; CHECK-O3-LABEL: load_fold_icmp2:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: cmpq %rsi, %rax ; CHECK-O3-NEXT: cmpq %rsi, %rax
; CHECK-O3-NEXT: sete %al ; CHECK-O3-NEXT: sete %al
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = icmp eq i64 %v, %v2 %ret = icmp eq i64 %v, %v2
ret i1 %ret ret i1 %ret
} }
; Legal to fold (TODO) ; Legal to fold (TODO)
define i1 @load_fold_icmp3(i64* %p1, i64* %p2) { define i1 @load_fold_icmp3(i64* %p1, i64* %p2) {
; CHECK-O0-LABEL: load_fold_icmp3: ; CHECK-O0-LABEL: load_fold_icmp3:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movq (%rsi), %rsi ; CHECK-O0-NEXT: movq (%rsi), %rcx
; CHECK-O0-NEXT: subq %rsi, %rdi ; CHECK-O0-NEXT: subq %rcx, %rax
; CHECK-O0-NEXT: sete %al ; CHECK-O0-NEXT: sete %dl
; CHECK-O0-NEXT: movq %rdi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK-O0-NEXT: movq %rax, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK-O0-NEXT: movb %dl, %al
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: load_fold_icmp3: ; CHECK-O3-LABEL: load_fold_icmp3:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq (%rsi), %rcx ; CHECK-O3-NEXT: movq (%rsi), %rcx
; CHECK-O3-NEXT: cmpq %rcx, %rax ; CHECK-O3-NEXT: cmpq %rcx, %rax
; CHECK-O3-NEXT: sete %al ; CHECK-O3-NEXT: sete %al
▲ Show 20 Lines • Show All 627 Lines • ▼ Show 20 Lines
;; The next batch test truncations, in combination w/operations which could ;; The next batch test truncations, in combination w/operations which could
;; be folded against the memory operation. ;; be folded against the memory operation.
; Legal to reduce the load width (TODO) ; Legal to reduce the load width (TODO)
define i32 @fold_trunc(i64* %p) { define i32 @fold_trunc(i64* %p) {
; CHECK-O0-LABEL: fold_trunc: ; CHECK-O0-LABEL: fold_trunc:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movl %edi, %eax ; CHECK-O0-NEXT: movl %eax, %ecx
; CHECK-O0-NEXT: movl %ecx, %eax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: fold_trunc: ; CHECK-O3-LABEL: fold_trunc:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax ; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%ret = trunc i64 %v to i32 %ret = trunc i64 %v to i32
ret i32 %ret ret i32 %ret
} }
; Legal to reduce the load width and fold the load (TODO) ; Legal to reduce the load width and fold the load (TODO)
define i32 @fold_trunc_add(i64* %p, i32 %v2) { define i32 @fold_trunc_add(i64* %p, i32 %v2) {
; CHECK-O0-LABEL: fold_trunc_add: ; CHECK-O0-LABEL: fold_trunc_add:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movl %edi, %eax ; CHECK-O0-NEXT: movl %eax, %ecx
; CHECK-O0-NEXT: addl %esi, %eax ; CHECK-O0-NEXT: addl %esi, %ecx
; CHECK-O0-NEXT: movl %ecx, %eax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: fold_trunc_add: ; CHECK-O3-LABEL: fold_trunc_add:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: addl %esi, %eax ; CHECK-O3-NEXT: addl %esi, %eax
; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax ; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%trunc = trunc i64 %v to i32 %trunc = trunc i64 %v to i32
%ret = add i32 %trunc, %v2 %ret = add i32 %trunc, %v2
ret i32 %ret ret i32 %ret
} }
; Legal to reduce the load width and fold the load (TODO) ; Legal to reduce the load width and fold the load (TODO)
define i32 @fold_trunc_and(i64* %p, i32 %v2) { define i32 @fold_trunc_and(i64* %p, i32 %v2) {
; CHECK-O0-LABEL: fold_trunc_and: ; CHECK-O0-LABEL: fold_trunc_and:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movl %edi, %eax ; CHECK-O0-NEXT: movl %eax, %ecx
; CHECK-O0-NEXT: andl %esi, %eax ; CHECK-O0-NEXT: andl %esi, %ecx
; CHECK-O0-NEXT: movl %ecx, %eax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: fold_trunc_and: ; CHECK-O3-LABEL: fold_trunc_and:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: andl %esi, %eax ; CHECK-O3-NEXT: andl %esi, %eax
; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax ; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%trunc = trunc i64 %v to i32 %trunc = trunc i64 %v to i32
%ret = and i32 %trunc, %v2 %ret = and i32 %trunc, %v2
ret i32 %ret ret i32 %ret
} }
; Legal to reduce the load width and fold the load (TODO) ; Legal to reduce the load width and fold the load (TODO)
define i32 @fold_trunc_or(i64* %p, i32 %v2) { define i32 @fold_trunc_or(i64* %p, i32 %v2) {
; CHECK-O0-LABEL: fold_trunc_or: ; CHECK-O0-LABEL: fold_trunc_or:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movl %edi, %eax ; CHECK-O0-NEXT: movl %eax, %ecx
; CHECK-O0-NEXT: orl %esi, %eax ; CHECK-O0-NEXT: orl %esi, %ecx
; CHECK-O0-NEXT: movl %ecx, %eax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: fold_trunc_or: ; CHECK-O3-LABEL: fold_trunc_or:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: orl %esi, %eax ; CHECK-O3-NEXT: orl %esi, %eax
; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax ; CHECK-O3-NEXT: # kill: def $eax killed $eax killed $rax
; CHECK-O3-NEXT: retq ; CHECK-O3-NEXT: retq
%v = load atomic i64, i64* %p unordered, align 8 %v = load atomic i64, i64* %p unordered, align 8
%trunc = trunc i64 %v to i32 %trunc = trunc i64 %v to i32
%ret = or i32 %trunc, %v2 %ret = or i32 %trunc, %v2
ret i32 %ret ret i32 %ret
} }
; It's tempting to split the wide load into two smaller byte loads ; It's tempting to split the wide load into two smaller byte loads
; to reduce memory traffic, but this would be illegal for a atomic load ; to reduce memory traffic, but this would be illegal for a atomic load
define i32 @split_load(i64* %p) { define i32 @split_load(i64* %p) {
; CHECK-O0-LABEL: split_load: ; CHECK-O0-LABEL: split_load:
; CHECK-O0: # %bb.0: ; CHECK-O0: # %bb.0:
; CHECK-O0-NEXT: movq (%rdi), %rdi ; CHECK-O0-NEXT: movq (%rdi), %rax
; CHECK-O0-NEXT: movb %dil, %al ; CHECK-O0-NEXT: movb %al, %cl
; CHECK-O0-NEXT: shrq $32, %rdi ; CHECK-O0-NEXT: shrq $32, %rax
; CHECK-O0-NEXT: movb %dil, %cl ; CHECK-O0-NEXT: movb %al, %dl
; CHECK-O0-NEXT: orb %cl, %al ; CHECK-O0-NEXT: orb %dl, %cl
; CHECK-O0-NEXT: movzbl %al, %eax ; CHECK-O0-NEXT: movzbl %cl, %eax
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
; ;
; CHECK-O3-LABEL: split_load: ; CHECK-O3-LABEL: split_load:
; CHECK-O3: # %bb.0: ; CHECK-O3: # %bb.0:
; CHECK-O3-NEXT: movq (%rdi), %rax ; CHECK-O3-NEXT: movq (%rdi), %rax
; CHECK-O3-NEXT: movq %rax, %rcx ; CHECK-O3-NEXT: movq %rax, %rcx
; CHECK-O3-NEXT: shrq $32, %rcx ; CHECK-O3-NEXT: shrq $32, %rcx
; CHECK-O3-NEXT: orl %eax, %ecx ; CHECK-O3-NEXT: orl %eax, %ecx
▲ Show 20 Lines • Show All 90 Lines • Show Last 20 Lines

test/CodeGen/X86/avx-load-store.ll

Show All 39 Lines
; CHECK_O0-NEXT: vmovdqa (%rdx), %ymm2 ; CHECK_O0-NEXT: vmovdqa (%rdx), %ymm2
; CHECK_O0-NEXT: vmovups %ymm0, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill ; CHECK_O0-NEXT: vmovups %ymm0, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill
; CHECK_O0-NEXT: vmovups %ymm1, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill ; CHECK_O0-NEXT: vmovups %ymm1, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill
; CHECK_O0-NEXT: vmovups %ymm2, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill ; CHECK_O0-NEXT: vmovups %ymm2, {{[-0-9]+}}(%r{{[sb]}}p) # 32-byte Spill
; CHECK_O0-NEXT: movq %rdi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK_O0-NEXT: movq %rdi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK_O0-NEXT: movq %rsi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK_O0-NEXT: movq %rsi, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK_O0-NEXT: movq %rdx, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill ; CHECK_O0-NEXT: movq %rdx, {{[-0-9]+}}(%r{{[sb]}}p) # 8-byte Spill
; CHECK_O0-NEXT: callq dummy ; CHECK_O0-NEXT: callq dummy
; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rdx # 8-byte Reload ; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rax # 8-byte Reload
; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm0 # 32-byte Reload ; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm0 # 32-byte Reload
; CHECK_O0-NEXT: vmovapd %ymm0, (%rdx) ; CHECK_O0-NEXT: vmovapd %ymm0, (%rax)
; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rsi # 8-byte Reload ; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rcx # 8-byte Reload
; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm1 # 32-byte Reload ; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm1 # 32-byte Reload
; CHECK_O0-NEXT: vmovaps %ymm1, (%rsi) ; CHECK_O0-NEXT: vmovaps %ymm1, (%rcx)
; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rdi # 8-byte Reload ; CHECK_O0-NEXT: movq {{[-0-9]+}}(%r{{[sb]}}p), %rdx # 8-byte Reload
; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm2 # 32-byte Reload ; CHECK_O0-NEXT: vmovups {{[-0-9]+}}(%r{{[sb]}}p), %ymm2 # 32-byte Reload
; CHECK_O0-NEXT: vmovdqa %ymm2, (%rdi) ; CHECK_O0-NEXT: vmovdqa %ymm2, (%rdx)
; CHECK_O0-NEXT: addq $152, %rsp ; CHECK_O0-NEXT: addq $152, %rsp
; CHECK_O0-NEXT: vzeroupper ; CHECK_O0-NEXT: vzeroupper
; CHECK_O0-NEXT: retq ; CHECK_O0-NEXT: retq
entry: entry:
%0 = bitcast double* %d to <4 x double>* %0 = bitcast double* %d to <4 x double>*
%tmp1.i = load <4 x double>, <4 x double>* %0, align 32 %tmp1.i = load <4 x double>, <4 x double>* %0, align 32
%1 = bitcast float* %f to <8 x float>* %1 = bitcast float* %f to <8 x float>*
%tmp1.i17 = load <8 x float>, <8 x float>* %1, align 32 %tmp1.i17 = load <8 x float>, <8 x float>* %1, align 32
▲ Show 20 Lines • Show All 248 Lines • Show Last 20 Lines

test/CodeGen/X86/extend-set-cc-uses-dbg.ll

; RUN: llc < %s -O0 -stop-after=livedebugvalues -o - | FileCheck %s ; RUN: llc < %s -O0 -stop-after=livedebugvalues -o - | FileCheck %s
target datalayout = "e-m:o-i64:64-f80:128-n8:16:32:64-S128" target datalayout = "e-m:o-i64:64-f80:128-n8:16:32:64-S128"
target triple = "x86_64-apple-macosx10.13.0" target triple = "x86_64-apple-macosx10.13.0"
define void @foo(i32* %p) !dbg !4 { define void @foo(i32* %p) !dbg !4 {
bb: bb:
%tmp = load i32, i32* %p, align 4, !dbg !7 %tmp = load i32, i32* %p, align 4, !dbg !7
; CHECK: $eax = MOV32rm killed {{.*}} $rdi, {{.*}} debug-location !7 :: (load 4 from %ir.p) ; CHECK: $eax = MOV32rm killed {{.*}} $rdi, {{.*}} debug-location !7 :: (load 4 from %ir.p)
; CHECK-NEXT: $edi = MOV32rr killed $eax, implicit-def $rdi, debug-location !7 ; CHECK-NEXT: $ecx = MOV32rr killed $eax, implicit-def $rcx, debug-location !7
; CHECK-NEXT: $rcx = MOV64rr $rdi, debug-location !7 ; CHECK-NEXT: $rdx = MOV64rr $rcx, debug-location !7
switch i32 %tmp, label %bb7 [ switch i32 %tmp, label %bb7 [
i32 0, label %bb1 i32 0, label %bb1
i32 1, label %bb2 i32 1, label %bb2
i32 2, label %bb3 i32 2, label %bb3
i32 3, label %bb4 i32 3, label %bb4
], !dbg !8 ], !dbg !8
Show All 29 Lines

test/CodeGen/X86/fast-isel-select.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc < %s -mtriple=x86_64-apple-darwin -O0 | FileCheck %s ; RUN: llc < %s -mtriple=x86_64-apple-darwin -O0 | FileCheck %s
; Make sure we only use the less significant bit of the value that feeds the ; Make sure we only use the less significant bit of the value that feeds the
; select. Otherwise, we may account for a non-zero value whereas the ; select. Otherwise, we may account for a non-zero value whereas the
; lsb is zero. ; lsb is zero.
; <rdar://problem/15651765> ; <rdar://problem/15651765>
define i32 @fastisel_select(i1 %exchSub2211_, i1 %trunc_8766) { define i32 @fastisel_select(i1 %exchSub2211_, i1 %trunc_8766) {
; CHECK-LABEL: fastisel_select: ; CHECK-LABEL: fastisel_select:
; CHECK: ## %bb.0: ; CHECK: ## %bb.0:
; CHECK-NEXT: movb %sil, %al ; CHECK-NEXT: movb %sil, %al
; CHECK-NEXT: movb %dil, %cl ; CHECK-NEXT: movb %dil, %cl
; CHECK-NEXT: xorl %esi, %esi ; CHECK-NEXT: xorl %edx, %edx
; CHECK-NEXT: subb %al, %cl ; CHECK-NEXT: subb %al, %cl
; CHECK-NEXT: testb $1, %cl ; CHECK-NEXT: testb $1, %cl
; CHECK-NEXT: movl $1204476887, %edi ## imm = 0x47CADBD7 ; CHECK-NEXT: movl $1204476887, %esi ## imm = 0x47CADBD7
; CHECK-NEXT: cmovnel %edi, %esi ; CHECK-NEXT: cmovnel %esi, %edx
; CHECK-NEXT: movl %esi, %eax ; CHECK-NEXT: movl %edx, %eax
; CHECK-NEXT: retq ; CHECK-NEXT: retq
%shuffleInternal15257_8932 = sub i1 %exchSub2211_, %trunc_8766 %shuffleInternal15257_8932 = sub i1 %exchSub2211_, %trunc_8766
%counter_diff1345 = select i1 %shuffleInternal15257_8932, i32 1204476887, i32 0 %counter_diff1345 = select i1 %shuffleInternal15257_8932, i32 1204476887, i32 0
ret i32 %counter_diff1345 ret i32 %counter_diff1345
} }

test/CodeGen/X86/fast-isel-x86-64.ll

; RUN: llc < %s -mattr=-avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -fast-isel-abort=1 | FileCheck %s ; RUN: llc < %s -mattr=-avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -fast-isel-abort=1 | FileCheck %s
; RUN: llc < %s -mattr=-avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -pass-remarks-missed=isel 2>&1 >/dev/null | FileCheck %s --check-prefix=STDERR --allow-empty ; RUN: llc < %s -mattr=-avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -pass-remarks-missed=isel 2>&1 >/dev/null | FileCheck %s --check-prefix=STDERR --allow-empty
; RUN: llc < %s -mattr=+avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -fast-isel-abort=1 | FileCheck %s --check-prefix=AVX ; RUN: llc < %s -mattr=+avx -fast-isel -mcpu=core2 -O0 -regalloc=fast -asm-verbose=0 -fast-isel-abort=1 | FileCheck %s --check-prefix=AVX
target datalayout = "e-p:64:64:64-i1:8:8-i8:8:8-i16:16:16-i32:32:32-i64:64:64-f32:32:32-f64:64:64-v64:64:64-v128:128:128-a0:0:64-s0:64:64-f80:128:128-n8:16:32:64" target datalayout = "e-p:64:64:64-i1:8:8-i8:8:8-i16:16:16-i32:32:32-i64:64:64-f32:32:32-f64:64:64-v64:64:64-v128:128:128-a0:0:64-s0:64:64-f80:128:128-n8:16:32:64"
target triple = "x86_64-apple-darwin10.0.0" target triple = "x86_64-apple-darwin10.0.0"
; Make sure that fast-isel folds the immediate into the binop even though it ; Make sure that fast-isel folds the immediate into the binop even though it
; is non-canonical. ; is non-canonical.
define i32 @test1(i32 %i) nounwind ssp { define i32 @test1(i32 %i) nounwind ssp {
%and = and i32 8, %i %and = and i32 8, %i
ret i32 %and ret i32 %and
} }
; CHECK-LABEL: test1: ; CHECK-LABEL: test1:
; CHECK: andl $8, ; CHECK: andl $8,
; rdar://9289512 - The load should fold into the compare. ; rdar://9289512 - The load should fold into the compare.
define void @test2(i64 %x) nounwind ssp { define void @test2(i64 %x) nounwind ssp {
entry: entry:
%x.addr = alloca i64, align 8 %x.addr = alloca i64, align 8
store i64 %x, i64* %x.addr, align 8 store i64 %x, i64* %x.addr, align 8
%tmp = load i64, i64* %x.addr, align 8 %tmp = load i64, i64* %x.addr, align 8
▲ Show 20 Lines • Show All 89 Lines • ▼ Show 20 Lines
; CHECK: imulq $7, %rdi, %rax ; CHECK: imulq $7, %rdi, %rax
} }
; rdar://9297011 - Don't reject udiv by a power of 2. ; rdar://9297011 - Don't reject udiv by a power of 2.
define i32 @test10(i32 %X) nounwind { define i32 @test10(i32 %X) nounwind {
%Y = udiv i32 %X, 8 %Y = udiv i32 %X, 8
ret i32 %Y ret i32 %Y
; CHECK-LABEL: test10: ; CHECK-LABEL: test10:
; CHECK: shrl $3, ; CHECK: shrl $3,
} }
define i32 @test11(i32 %X) nounwind { define i32 @test11(i32 %X) nounwind {
%Y = sdiv exact i32 %X, 8 %Y = sdiv exact i32 %X, 8
ret i32 %Y ret i32 %Y
; CHECK-LABEL: test11: ; CHECK-LABEL: test11:
; CHECK: sarl $3, ; CHECK: sarl $3,
} }
; rdar://9297006 - Trunc to bool. ; rdar://9297006 - Trunc to bool.
define void @test12(i8 %tmp) nounwind ssp noredzone { define void @test12(i8 %tmp) nounwind ssp noredzone {
entry: entry:
%tobool = trunc i8 %tmp to i1 %tobool = trunc i8 %tmp to i1
br i1 %tobool, label %if.then, label %if.end br i1 %tobool, label %if.then, label %if.end
Show All 25 Lines
; rdar://9297003 - fast isel bails out on all functions taking bools ; rdar://9297003 - fast isel bails out on all functions taking bools
define void @test14(i8 %tmp) nounwind ssp noredzone { define void @test14(i8 %tmp) nounwind ssp noredzone {
entry: entry:
%tobool = trunc i8 %tmp to i1 %tobool = trunc i8 %tmp to i1
call void @test13f(i1 zeroext %tobool) noredzone call void @test13f(i1 zeroext %tobool) noredzone
ret void ret void
; CHECK-LABEL: test14: ; CHECK-LABEL: test14:
; CHECK: andb $1, ; CHECK: andb $1,
; CHECK: callq ; CHECK: callq
} }
declare void @llvm.memcpy.p0i8.p0i8.i64(i8*, i8*, i64, i1) declare void @llvm.memcpy.p0i8.p0i8.i64(i8*, i8*, i64, i1)
; rdar://9289488 - fast-isel shouldn't bail out on llvm.memcpy ; rdar://9289488 - fast-isel shouldn't bail out on llvm.memcpy
define void @test15(i8* %a, i8* %b) nounwind { define void @test15(i8* %a, i8* %b) nounwind {
call void @llvm.memcpy.p0i8.p0i8.i64(i8* align 4 %a, i8* align 4 %b, i64 4, i1 false) call void @llvm.memcpy.p0i8.p0i8.i64(i8* align 4 %a, i8* align 4 %b, i64 4, i1 false)
▲ Show 20 Lines • Show All 42 Lines • ▼ Show 20 Linesif.then: ; preds = %entry
ret i32 1 ret i32 1
if.else: ; preds = %entry if.else: ; preds = %entry
ret i32 2 ret i32 2
; CHECK-LABEL: test17: ; CHECK-LABEL: test17:
; CHECK: movl (%rdi), %eax ; CHECK: movl (%rdi), %eax
; CHECK: callq _foo ; CHECK: callq _foo
; CHECK: cmpl $5, %eax ; CHECK: cmpl $5, %eax
; CHECK-NEXT: je ; CHECK-NEXT: je
} }
; Check that 0.0 is materialized using xorps ; Check that 0.0 is materialized using xorps
define void @test18(float* %p1) { define void @test18(float* %p1) {
store float 0.0, float* %p1 store float 0.0, float* %p1
ret void ret void
; CHECK-LABEL: test18: ; CHECK-LABEL: test18:
; CHECK: xorps ; CHECK: xorps
▲ Show 20 Lines • Show All 55 Lines • ▼ Show 20 Lines
; PR13563 ; PR13563
define void @test23(i8* noalias sret %result) { define void @test23(i8* noalias sret %result) {
%a = alloca i8 %a = alloca i8
%b = call i8* @foo23() %b = call i8* @foo23()
ret void ret void
; CHECK-LABEL: test23: ; CHECK-LABEL: test23:
; CHECK: movq %rdi, [[STACK:[0-9]+\(%rsp\)]] ; CHECK: movq %rdi, [[STACK:[0-9]+\(%rsp\)]]
; CHECK: call ; CHECK: call
; CHECK: movq [[STACK]], %rdi ; CHECK: movq [[STACK]], %rcx
; CHECK: movq %rdi, %rax ; CHECK: movq %rcx, %rax
; CHECK: ret ; CHECK: ret
} }
declare i8* @foo23() declare i8* @foo23()
declare void @takesi32ptr(i32* %arg) declare void @takesi32ptr(i32* %arg)
; CHECK-LABEL: allocamaterialize ; CHECK-LABEL: allocamaterialize
Show All 13 Lines

test/CodeGen/X86/pr27591.ll

; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py ; NOTE: Assertions have been autogenerated by utils/update_llc_test_checks.py
; RUN: llc -o - -O0 < %s | FileCheck %s ; RUN: llc -o - -O0 < %s | FileCheck %s
target datalayout = "e-m:e-i64:64-f80:128-n8:16:32:64-S128" target datalayout = "e-m:e-i64:64-f80:128-n8:16:32:64-S128"
target triple = "x86_64-unknown-linux-gnu" target triple = "x86_64-unknown-linux-gnu"
define void @test1(i32 %x) #0 { define void @test1(i32 %x) #0 {
; CHECK-LABEL: test1: ; CHECK-LABEL: test1:
; CHECK: # %bb.0: # %entry ; CHECK: # %bb.0: # %entry
; CHECK-NEXT: pushq %rax ; CHECK-NEXT: pushq %rax
; CHECK-NEXT: cmpl $0, %edi ; CHECK-NEXT: cmpl $0, %edi
; CHECK-NEXT: setne %al ; CHECK-NEXT: setne %al
; CHECK-NEXT: movzbl %al, %edi ; CHECK-NEXT: movzbl %al, %ecx
; CHECK-NEXT: andl $1, %edi ; CHECK-NEXT: andl $1, %ecx
; CHECK-NEXT: movl %ecx, %edi
; CHECK-NEXT: callq callee1 ; CHECK-NEXT: callq callee1
; CHECK-NEXT: popq %rax ; CHECK-NEXT: popq %rax
; CHECK-NEXT: retq ; CHECK-NEXT: retq
entry: entry:
%tobool = icmp ne i32 %x, 0 %tobool = icmp ne i32 %x, 0
call void @callee1(i1 zeroext %tobool) call void @callee1(i1 zeroext %tobool)
ret void ret void
} }
define void @test2(i32 %x) #0 { define void @test2(i32 %x) #0 {
; CHECK-LABEL: test2: ; CHECK-LABEL: test2:
; CHECK: # %bb.0: # %entry ; CHECK: # %bb.0: # %entry
; CHECK-NEXT: pushq %rax ; CHECK-NEXT: pushq %rax
; CHECK-NEXT: cmpl $0, %edi ; CHECK-NEXT: cmpl $0, %edi
; CHECK-NEXT: setne %al ; CHECK-NEXT: setne %al
; CHECK-NEXT: movzbl %al, %edi ; CHECK-NEXT: movzbl %al, %ecx
; CHECK-NEXT: andl $1, %edi ; CHECK-NEXT: andl $1, %ecx
; CHECK-NEXT: negl %edi ; CHECK-NEXT: negl %ecx
; CHECK-NEXT: movl %ecx, %edi
; CHECK-NEXT: callq callee2 ; CHECK-NEXT: callq callee2
; CHECK-NEXT: popq %rax ; CHECK-NEXT: popq %rax
; CHECK-NEXT: retq ; CHECK-NEXT: retq
entry: entry:
%tobool = icmp ne i32 %x, 0 %tobool = icmp ne i32 %x, 0
call void @callee2(i1 signext %tobool) call void @callee2(i1 signext %tobool)
ret void ret void
} }
declare void @callee1(i1 zeroext) declare void @callee1(i1 zeroext)
declare void @callee2(i1 signext) declare void @callee2(i1 signext)
attributes #0 = { nounwind "target-cpu"="skylake-avx512" } attributes #0 = { nounwind "target-cpu"="skylake-avx512" }

test/CodeGen/X86/swift-return.ll

Show All 22 Lines
; ;
; CHECK-O0-LABEL: test: ; CHECK-O0-LABEL: test:
; CHECK-O0: # %bb.0: # %entry ; CHECK-O0: # %bb.0: # %entry
; CHECK-O0-NEXT: pushq %rax ; CHECK-O0-NEXT: pushq %rax
; CHECK-O0-NEXT: .cfi_def_cfa_offset 16 ; CHECK-O0-NEXT: .cfi_def_cfa_offset 16
; CHECK-O0-NEXT: movl %edi, {{[0-9]+}}(%rsp) ; CHECK-O0-NEXT: movl %edi, {{[0-9]+}}(%rsp)
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edi ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edi
; CHECK-O0-NEXT: callq gen ; CHECK-O0-NEXT: callq gen
; CHECK-O0-NEXT: movswl %ax, %edi ; CHECK-O0-NEXT: movswl %ax, %ecx
; CHECK-O0-NEXT: movsbl %dl, %ecx ; CHECK-O0-NEXT: movsbl %dl, %esi
; CHECK-O0-NEXT: addl %ecx, %edi ; CHECK-O0-NEXT: addl %esi, %ecx
; CHECK-O0-NEXT: movw %di, %ax ; CHECK-O0-NEXT: movw %cx, %ax
; CHECK-O0-NEXT: popq %rcx ; CHECK-O0-NEXT: popq %rcx
; CHECK-O0-NEXT: .cfi_def_cfa_offset 8 ; CHECK-O0-NEXT: .cfi_def_cfa_offset 8
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
entry: entry:
%key.addr = alloca i32, align 4 %key.addr = alloca i32, align 4
store i32 %key, i32* %key.addr, align 4 store i32 %key, i32* %key.addr, align 4
%0 = load i32, i32* %key.addr, align 4 %0 = load i32, i32* %key.addr, align 4
%call = call swiftcc { i16, i8 } @gen(i32 %0) %call = call swiftcc { i16, i8 } @gen(i32 %0)
Show All 31 Lines
; CHECK-O0-LABEL: test2: ; CHECK-O0-LABEL: test2:
; CHECK-O0: # %bb.0: # %entry ; CHECK-O0: # %bb.0: # %entry
; CHECK-O0-NEXT: subq $24, %rsp ; CHECK-O0-NEXT: subq $24, %rsp
; CHECK-O0-NEXT: .cfi_def_cfa_offset 32 ; CHECK-O0-NEXT: .cfi_def_cfa_offset 32
; CHECK-O0-NEXT: movl %edi, {{[0-9]+}}(%rsp) ; CHECK-O0-NEXT: movl %edi, {{[0-9]+}}(%rsp)
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edi ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edi
; CHECK-O0-NEXT: movq %rsp, %rax ; CHECK-O0-NEXT: movq %rsp, %rax
; CHECK-O0-NEXT: callq gen2 ; CHECK-O0-NEXT: callq gen2
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edi
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %ecx ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %ecx
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edx ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %edx
; CHECK-O0-NEXT: movl (%rsp), %esi ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %esi
; CHECK-O0-NEXT: movl (%rsp), %edi
; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %r8d ; CHECK-O0-NEXT: movl {{[0-9]+}}(%rsp), %r8d
; CHECK-O0-NEXT: addl %r8d, %esi ; CHECK-O0-NEXT: addl %r8d, %edi
; CHECK-O0-NEXT: addl %edx, %esi ; CHECK-O0-NEXT: addl %esi, %edi
; CHECK-O0-NEXT: addl %ecx, %esi ; CHECK-O0-NEXT: addl %edx, %edi
; CHECK-O0-NEXT: addl %edi, %esi ; CHECK-O0-NEXT: addl %ecx, %edi
; CHECK-O0-NEXT: movl %esi, %eax ; CHECK-O0-NEXT: movl %edi, %eax
; CHECK-O0-NEXT: addq $24, %rsp ; CHECK-O0-NEXT: addq $24, %rsp
; CHECK-O0-NEXT: .cfi_def_cfa_offset 8 ; CHECK-O0-NEXT: .cfi_def_cfa_offset 8
; CHECK-O0-NEXT: retq ; CHECK-O0-NEXT: retq
entry: entry:
%key.addr = alloca i32, align 4 %key.addr = alloca i32, align 4
store i32 %key, i32* %key.addr, align 4 store i32 %key, i32* %key.addr, align 4
%0 = load i32, i32* %key.addr, align 4 %0 = load i32, i32* %key.addr, align 4
%call = call swiftcc { i32, i32, i32, i32, i32 } @gen2(i32 %0) %call = call swiftcc { i32, i32, i32, i32, i32 } @gen2(i32 %0)
▲ Show 20 Lines • Show All 497 Lines • Show Last 20 Lines

test/DebugInfo/X86/op_deref.ll

; RUN: llc -O0 -mtriple=x86_64-apple-darwin < %s -filetype=obj \ ; RUN: llc -O0 -mtriple=x86_64-apple-darwin < %s -filetype=obj \
; RUN: | llvm-dwarfdump -v -debug-info - \ ; RUN: | llvm-dwarfdump -v -debug-info - \
; RUN: | FileCheck %s -check-prefix=CHECK -check-prefix=DWARF4 ; RUN: | FileCheck %s -check-prefix=CHECK -check-prefix=DWARF4
; RUN: llc -O0 -mtriple=x86_64-apple-darwin < %s -filetype=obj -dwarf-version=3 \ ; RUN: llc -O0 -mtriple=x86_64-apple-darwin < %s -filetype=obj -dwarf-version=3 \
; RUN: | llvm-dwarfdump -v -debug-info - \ ; RUN: | llvm-dwarfdump -v -debug-info - \
; RUN: | FileCheck %s -check-prefix=CHECK -check-prefix=DWARF3 ; RUN: | FileCheck %s -check-prefix=CHECK -check-prefix=DWARF3
; DWARF4: DW_AT_location [DW_FORM_sec_offset] (0x00000000 ; DWARF4: DW_AT_location [DW_FORM_sec_offset] (0x00000000
; DWARF4-NEXT: {{.*}}: DW_OP_breg2 RCX+0, DW_OP_deref ; DWARF4-NEXT: {{.*}}: DW_OP_breg1 RDX+0, DW_OP_deref
; DWARF3: DW_AT_location [DW_FORM_data4] (0x00000000 ; DWARF3: DW_AT_location [DW_FORM_data4] (0x00000000
; DWARF3-NEXT: {{.*}}: DW_OP_breg2 RCX+0, DW_OP_deref ; DWARF3-NEXT: {{.*}}: DW_OP_breg1 RDX+0, DW_OP_deref
; CHECK-NOT: DW_TAG ; CHECK-NOT: DW_TAG
; CHECK: DW_AT_name [DW_FORM_strp] ( .debug_str[0x00000067] = "vla") ; CHECK: DW_AT_name [DW_FORM_strp] ( .debug_str[0x00000067] = "vla")
; Check the DEBUG_VALUE comments for good measure. ; Check the DEBUG_VALUE comments for good measure.
; RUN: llc -O0 -mtriple=x86_64-apple-darwin %s -o - -filetype=asm | FileCheck %s -check-prefix=ASM-CHECK ; RUN: llc -O0 -mtriple=x86_64-apple-darwin %s -o - -filetype=asm | FileCheck %s -check-prefix=ASM-CHECK
; vla should have a register-indirect address at one point. ; vla should have a register-indirect address at one point.
; ASM-CHECK: DEBUG_VALUE: vla <- [DW_OP_deref] [$rcx+0] ; ASM-CHECK: DEBUG_VALUE: vla <- [DW_OP_deref] [$rdx+0]
; ASM-CHECK: DW_OP_breg2 ; ASM-CHECK: DW_OP_breg1
; RUN: llvm-as %s -o - | llvm-dis - | FileCheck %s --check-prefix=PRETTY-PRINT ; RUN: llvm-as %s -o - | llvm-dis - | FileCheck %s --check-prefix=PRETTY-PRINT
; PRETTY-PRINT: DIExpression(DW_OP_deref) ; PRETTY-PRINT: DIExpression(DW_OP_deref)
define void @testVLAwithSize(i32 %s) nounwind uwtable ssp !dbg !5 { define void @testVLAwithSize(i32 %s) nounwind uwtable ssp !dbg !5 {
entry: entry:
%s.addr = alloca i32, align 4 %s.addr = alloca i32, align 4
%saved_stack = alloca i8* %saved_stack = alloca i8*
▲ Show 20 Lines • Show All 78 Lines • Show Last 20 Lines
test/CodeGen/PowerPC/fp-int128-fp-combine.ll